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參數(shù)資料
| 型號： | TMX320DM6446ZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)芯片 |
| 文件頁數(shù)： | 96/214頁 |
| 文件大小： | 1699K |
| 代理商： | TMX320DM6446ZWT |
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www.ti.com
P
5.4.1
Reset Electrical Data/Timing
TMS320DM6446
Digital Media System on-Chip
SPRS283–DECEMBER 2005
Table 5-6. DM6446 Resets (continued)
Type
System reset
Initiator
Software (register bit)
Description
This is a soft reset that maintains memory contents and
does not affect clocks or power states.
MMR controls the C64x+ reset input. This is used for
control of C64x+ reset by the ARM. The C64x+ Slave
DMA port is still alive when in local reset.
C64x+ Local reset
Software (register bit)
Power-on-reset (POR) is the global chip reset and it affects test, emulation, and other circuitry. It is
invoked by driving the RESET pin active low while TRST is held low. A POR is required to place DM6446
into a known good initial state. POR can be asserted prior to ramping the core and I/O voltages or after
the core and I/O voltages have reached their proper operating conditions. As a best practice, RESET
should be asserted (held low) during power-up. Prior to deasserting RESET (low-to-high transition), the
core and I/O voltages should be at their proper operating conditions and if an external 27 MHz oscillator is
used on the MXI/CLKIN pin, the external clock should also be running at the correct frequency.
Warm reset is activated by driving the RESET pin active low, while TRST is inactive high. This does not
reset test or ARM emulation logic. An ARM emulator session will stay alive during warm reset, but a
C64x+ emulator session will not.
Maximum reset is initiated by the emulator or the watchdog timer and the reset effects are the same as a
warm reset. The emulator initiates a maximum reset via the ICEPICK module. When the watchdog timer
counter reaches zero, this will initiate a maximum reset to recover from a runaway condition. Both of the
maximum reset initiators can be masked by the ARM emulator.
System reset is initiated by the emulator and is a soft reset. Memory contents are maintained. Test,
emulation, clock, and power control logic are unaffected. The emulator initiates a system reset via the
C64x+ emulation logic, or through ICECRUSHER. Both of these reset initiators are non-maskable resets.
The C64x+ DSP has an internal reset input that allows a host to control it. This reset is configured through
a MMR bit (MDCTL[39].LRSTz) in the PSC module. When in C64x+ local reset, the slave DMA port on
C64x+ will remain active and the internal memory will be accessible, including access to the VICP memory
through the L2 port (UMAP port).
Refer to the ARM Subsystem User's Guide for details on reset control/status registers.
For information on peripheral selection at the rising edge of RESET, see the Device Configuration section
of this data manual.
Table 5-7. Timing Requirements for Reset
(1)(2)(3)
(see
Figure 5-7
)
-594
NO.
UNIT
MIN
12C
1
1
MAX
1
2
3
t
w(RESET)
t
su(BOOT)
t
h(BOOT)
For proper RESET operation, the RSV5 pin
must
be driven low or tied directly to V
ss
at all times and the user
must not
switch values
throughout device operation.
BTSEL[1:0], DSP_BT, and AEAW[4:0] are the boot configuration pins during device reset.
C = MXI/CLKIN cycle time in ns. For example, when MXI/CLKIN frequency is 27 MHz, use C = 37.037 ns.
Active low width of the RESET pulse
Setup time, boot configuration bits valid before RESET rising edge
Hold time, boot configuration bits valid after RESET rising edge
ns
μs
μs
(1)
(2)
(3)
Peripheral and Electrical Specifications
96
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