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參數(shù)資料
| 型號(hào)： | TMX320TCI6482ZTZA |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 24/255頁(yè) |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZA |
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URADDR2/PINTA/GP[14]
URADDR1/PRST/GP[13]
URADDR0/PGNT/GP[12]
URCLAV/MCRS/RMCRSDV
URSOC/MRXER/RMRXER
Control/Status
URADDR4/PCLK/GP[2]
URADDR3/PREQ/GP[15]
URDATA0/MRXD0/RMRXD0
URDATA1/MRXD1/RMRXD1
Receive
URDATA7/MRXD7
URDATA6/MRXD6
URDATA4/MRXD4
URDATA3/MRXD3
URDATA2/MRXD2
URENB/MRXDV
URDATA5/MRXD5
URCLK/MRCLK
Clock
Control/Status
Transmit
Clock
UXADDR2/PCBE3
UXADDR1/PIDSEL
UXADDR0/PTRDY
UXCLAV/GMTCLK
UXSOC/MCOL/TCLKRISE
UXADDR4/MDCLK
UXADDR3/MDIO
UXDATA0/MTXD0/RMTXD0
UXDATA1/MTXD1/RMTXD1
UXDATA7/MTXD7
UXDATA6/MTXD6
UXDATA4/MTXD4
UXDATA3/MTXD3
UXDATA2/MTXD2
UXENB/MTXEN/RMTXEN
UXDATA5/MTXD5
UXCLK/MTCLK/
RMREFCLK
UTOPIA (SLAVE)
(A)
A. These UTOPIA pins are muxed with the PCI or EMAC or GPIO peripherals. By default, these signals function as GPIO or EMAC peripheral
pins or have no function. For more details on these muxed pins, see the
Device Configuration
section of this document.
HD[15:0]/AD[15:0]
HD[31:16]/AD[31:16]
HR/W/PCBE2
HDS2/PCBE1
UXADDR4/PCBE0/GP[2]
HHWIL/PCLK
HINT/PFRAME
URADDR2/PINTA/GP[14]
HAS/PPAR
URADDR1/PRST/GP[13]
HRDY/PIRDY
HCNTL0/PSTOP
UXADDR0/PTRDY
Data/Address
Arbitration
32
Clock
Control
PCI Interface
(A)
UXADDR2/PCBE3
UXADDR1/PIDSEL
HCNTL1/PDEVSEL
HDS1/PSERR
HCS/PPERR
Error
Command
Byte Enable
URADDR0/PGNT/GP[12]
URADDR3/PREQ/GP[15]
A. These PCI pins are muxed with the HPI or UTOPIA or GPIO peripherals. By default, these signals function as GPIO or EMAC. For more details
on these muxed pins, see the
Device Configuration
section of this document.
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Figure 2-11. UTOPIA Peripheral Signals
Figure 2-12. PCI Peripheral Signals
Device Overview
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PDF描述 |
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參數(shù)描述 |
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