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參數(shù)資料
| 型號(hào)： | TVP3030-175 |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Video Interface PALETTE Exract(1600×1200，24位真彩色視頻接口調(diào)色器) |
| 中文描述： | 視頻接口調(diào)色板Exract（1600 × 1200,24位真彩色視頻接口調(diào)色器） |
| 文件頁數(shù)： | 23/107頁 |
| 文件大?。?/td> | 689K |
| 代理商： | TVP3030-175 |
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2–7
Loop
Clock PLL
Pixel Clock
PLL
MCLK
PLL
Crystal
Amplifier
RCLK
MCLK
Internal
Dot Clock
CLK0
XTAL2
XTAL1
PCLKOUT
LCLK
Figure 2–1. TVP3030 Clocking Scheme
2.5.1
The pixel clock PLL may be used at frequencies up to the device limit. Appendix A provides optimal register
values for all frequencies that can be synthesized using the common 14.31818 MHz reference. The
following equations describe the voltage controlled oscillator frequency and the PLL output frequency for
the pixel clock PLL as a function of the N, M, and P values and the reference frequency F
REF
.
The frequency of the voltage controlled oscillator (VCO) is given by:
65
M
65
N
Pixel Clock PLL
Provided:
FVCO
8
FREF
Minimum VCO Frequency
FVCO
Maximum VCO Frequency
Then the PLL output frequency is :
FVCO
2P
FPLL
The N-, M-, and P-value registers may be programmed to any value within the following limits:
40
N(5–0)
62
1
M(5–0)
62
0
P(1,0)
3
If several N, M, and P selections meet the above criteria, choose the selection with the largest N(5–0). The
bit assignments of the N-, M-, and P-value and the status register for the pixel clock PLL are given in Table
2–9. The bits shown as logic 0 or logic 1 must be written with these fixed values. PCLKEN enables the pixel
clock PLL output onto the PCLKOUT output terminal when logic 1. When PCLKEN is logic 0, the PCLKOUT
terminal is held at logic 0. PLLEN resets the PLL when logic 0 and enables the PLL to oscillate when logic
1. The LOCK status bit indicates that the PLL has locked to the selected frequency when logic 1. The
remaining status register bits are for test purposes.
Table 2–9. Pixel Clock PLL Registers
REGISTER
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
N value
1
1
N5
N4
N3
N2
N1
N0
M value
0
0
M5
M4
M3
M2
M1
M0
P value
PLLEN
PCLKEN
1
1
0
0
P1
P0
Status
X
LOCK
X
X
X
X
X
X
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