- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4255 > XC3S5000-5FGG676C (Xilinx Inc)SPARTAN-3A FPGA 5M 676-FBGA PDF資料下載
參數(shù)資料
| 型號(hào)： | XC3S5000-5FGG676C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 16/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3A FPGA 5M 676-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 8320 |
| 邏輯元件/單元數(shù)： | 74880 |
| RAM 位總計(jì)： | 1916928 |
| 輸入/輸出數(shù)： | 489 |
| 門數(shù)： | 5000000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 676-BGA |
| 供應(yīng)商設(shè)備封裝： | 676-FBGA（27x27） |
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Spartan-3 FPGA Family: Pinout Descriptions
DS099 (v3.1) June 27, 2013
Product Specification
112
Differential Pair Labeling
A pin supports differential standards if the pin is labeled in the format “Lxxy_#”. The pin name suffix has the following
significance. Figure 40 provides a specific example showing a differential input to and a differential output from Bank 2.
‘L’ indicates differential capability.
"xx" is a two-digit integer, unique for each bank, that identifies a differential pin-pair.
‘y’ is replaced by ‘P’ for the true signal or ‘N’ for the inverted. These two pins form one differential pin-pair.
‘#’ is an integer, 0 through 7, indicating the associated I/O bank.
If unused, these pins are in a high impedance state. The Bitstream generator option UnusedPin enables a pull-up or
pull-down resistor on all unused I/O pins.
Behavior from Power-On through End of Configuration
During the configuration process, all pins that are not actively involved in the configuration process are in a high-impedance
state. The CONFIG- and JTAG-type pins have an internal pull-up resistor to VCCAUX during configuration. For all other I/O
pins, the HSWAP_EN input determines whether or not pull-up resistors are activated during configuration. HSWAP_EN = 0
enables the pull-up resistors. HSWAP_EN = 1 disables the pull-up resistors allowing the pins to float, which is the desired
state for hot-swap applications.
DUAL Type: Dual-Purpose Configuration and I/O Pins
These pins serve dual purposes. The user-I/O pins are temporarily borrowed during the configuration process to load
configuration data into the FPGA. After configuration, these pins are then usually available as a user I/O in the application.
If a pin is not applicable to the specific configuration mode—controlled by the mode select pins M2, M1, and M0—then the
pin behaves as an I/O-type pin.
There are 12 dual-purpose configuration pins on every package, six of which are part of I/O Bank 4, the other six part of I/O
Bank 5. Only a few of the pins in Bank 4 are used in the Serial configuration modes.
Serial Configuration Modes
This section describes the dual-purpose pins used during either Master or Slave Serial mode. See Table 75 for Mode Select
pin settings required for Serial modes. All such pins are in Bank 4 and powered by VCCO_4.
In both the Master and Slave Serial modes, DIN is the serial configuration data input. The D1-D7 inputs are unused in serial
mode and behave like general-purpose I/O pins.
In all the cases, the configuration data is synchronized to the rising edge of the CCLK clock signal.
The DIN, DOUT, and INIT_B pins can be retained in the application to support reconfiguration by setting the Persist
bitstream generation option. However, the serial modes do not support device readback.
X-Ref Target - Figure 40
Figure 40: Differential Pair Labelling
IO_L38P_2
IO_L38N_2
IO_L39P_2
IO_L39N_2
Bank 0
Bank 1
Bank 4
Bank 5
Ba
n
k
2
B
a
nk
3
B
a
nk
6
B
a
nk
7
Pair Number
Bank Number
Positive Polarity,
True Receiver
Negative Polarity,
Inverted Receiver
DS099-4_01_091710
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