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參數(shù)資料
| 型號(hào)： | 22004B |
| 英文描述： | ?lanSC520 User＇s Manual? 6.9MB (PDF) |
| 中文描述： | ？lanSC520用戶手冊(cè)？ 6.9MB（PDF格式） |
| 文件頁數(shù)： | 148/446頁 |
| 文件大?。?/td> | 7069K |
| 代理商： | 22004B |
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System Arbitration
8-22
élanSC520 Microcontroller User’s Manual
transactions, not only transactions where the élanSC520 microcontroller is the PCI target.
Note that this includes PCI bus transactions where both the master and the target are
external PCI bus agents.
8.4.7.6
Concurrent Arbitration Mode Latency
The CPU bus adds to the PCI bus latency even when operating in concurrent arbitration
mode. Buffering in the host bridge, however, decreases the amount of latency on the PCI
bus due to the CPU bus. PCI transactions where the élanSC520 microcontroller is not the
target do not have any added latency due to the CPU bus.
PCI write transactions where the élanSC520 microcontroller is the target are posted in the
host bridge. The data is not immediately written to SDRAM, but have some latency due to
CPU bus arbitration. The external PCI master transaction, however, will be completed, and
so the external PCI master will not see this additional latency.
PCI read transactions where the élanSC520 microcontroller is the target can be delayed
transactions. In this case, the external PCI master requesting the data sees the latency
added by the CPU bus arbitration.
Other PCI transactions are allowed on the PCI bus while the host bridge is arbitrating for
the CPU bus, and so only the external PCI master requesting the data incurs the CPU bus
latency, not the whole PCI bus. Note that CPU bus latency is added only to external PCI
master read transactions where the élanSC520 microcontroller is the target.
8.4.7.7
Concurrent Arbitration Mode Bus Parking Latency
There is some latency associated with bus parking. The master that is parked on the bus
is able to begin a transaction immediately (without having to assert REQ), because its GNT
is already asserted. All other masters have to arbitrate for the bus by asserting REQ and
waiting for GNT. This arbitration takes two PCI clocks (see “PCI Bus Arbitration Parking”
on page 8-16). This applies to concurrent mode arbitration only.
8.5
INITIALIZATION
The system arbiter logic and configuration is reset in response to system reset.
After reset, the system arbiter operates in nonconcurrent arbitration mode. The priority
queue is defaulted such that REQ0 is the highest priority and REQ4 is the lowest priority,
because no masters are configured in the high-priority queue at this time. All masters are
disabled at reset, with the exception of the CPU as a PCI and CPU bus master.
After reset, the following initialization steps are required:
1. Enable concurrent operating mode, if desired, by setting the CNCR_MODE_ENB bit in
the System Arbiter Control (SYSARBCTL) register (MMCR offset 70h). System
arbitration defaults to nonconcurrent arbitration mode after reset. Note that changing
the CNCR_MODE_ENB bit should only be done when all bus master requests are
disabled.
2. Configure PCI bus parking with the BUS_PARK_SEL bit in the System Arbiter Control
(SYSARBCTL) register. Note that the BUS_PARK_SEL bit should only be changed when
the PCI bus is currently parked on the CPU. By default, the PCI bus arbiter parks on the
Am5
x
86 CPU, but the arbiter can be programmed to park on the last active PCI bus
master if operating in concurrent arbitration mode.
3. Configure PCI bus arbiter priority in the Arbiter Priority Control (ARBPRICTL) register
(MMCR offset 74h) if any external PCI masters are to be configured in the high-priority
queue. By default, all external masters are configured to be in the low-priority queue.
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