參數(shù)資料
型號： 22004B
英文描述： ?lanSC520 User＇s Manual? 6.9MB (PDF)
中文描述： ？lanSC520用戶手冊？ 6.9MB（PDF格式）
文件頁數(shù)： 298/446頁
文件大小： 7069K
代理商： 22004B
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Programmable Interrupt Controller
15-8
élanSC520 Microcontroller User’s Manual
4. The CPU reads the interrupt vector and services the interrupt corresponding to the vector
read during the acknowledgment.
5. Before further interrupts for the same priority level can be serviced, an EOI (end-of-
interrupt must be issued to the PIC to reset the In-Service (xISR) register bit of the
currently active interrupt. This can be done in one of two ways.
– In automatic EOI (AEOI) mode, the In-Service (xISR) register bit is reset at the end
of the acknowledgement cycle from the CPU. Note that AEOI mode does not support
polling, and it can only be used in a master configuration, not in a slave configuration.
– When AEOI is disabled, the interrupt handler must clear the In-Service (xISR) register
bit by issuing a EOI command at the end of the interrupt service routine.
For an interrupt request coming from either one of the slave controllers, the slave controller
generates an interrupt to the Master controller and asserts its corresponding Interrupt
Request (xIR) register bit at the Master controller. The Master controller first determines if
there is a higher priority interrupt that is currently being serviced. If there is not, it requests
an interrupt from the CPU, as described in step 2. Otherwise, the higher priority interrupt
service routine continues uninterrupted until another interrupt request is received from the
PIC.
There are two ways in which an interrupt request from a slave controller differs from the
interrupt sequence mentioned above. Steps 3–5 are similar in this case, but because the
Interrupt Request (xIR) register bit set by the slave output is the highest priority interrupt,
the Master controller now commands the slave controller to supply the interrupt vector to
the CPU.
The other difference is that two EOIs are required: one to the Master controller to reset its
highest priority In-Service (xISR) register bit (set by the interrupt request) and the other to
the slave to reset its highest priority In-Service (xISR) register bit. The order of these two
EOIs does not matter.
15.5.2
Interrupt Sources
The interrupt sources in the élanSC520 microcontroller can be divided into four distinct
categories:
I
Externally-generated hardware interrupts from interrupt input pins
I
Internally-generated hardware interrupts from peripherals
I
Internally-generated hardware interrupts from interrupt trigger bits
I
Software interrupts (generated with the INT instructions)
This section discusses all of these except software interrupts. Note that the first two
hardware interrupt sources listed above can be mapped to the Am5
x
86 CPU’s NMI interrupt
input. NMI is discussed in “Non-Maskable Interrupts and Routing” on page 15-14. Software
interrupts work in the standard x86 fashion and are not discussed in this manual.
15.5.2.1
Hardware-Generated Interrupts
In the élanSC520 microcontroller, there are 57 hardware interrupt sources:
I
23 can come from control bits in the Software Interrupt 16–1 Control (SWINT16_1)
register (MMCR offset D08h) and the Software Interrupt 22–17/NMI Control
(SWINT22_17) register (MMCR offset D0Ah).
I
15 can come from the 15 external interrupt pins (GPIRQ10–GPIRQ0 and INTA–INTD)
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220-04E12-8PN 功能描述:環(huán)形MIL規(guī)格連接器 REAR MT JAM NUT WALL STANDARD ENV PINS RoHS:否 制造商:Amphenol MIL 類型:MIL-DTL-5015 系列:97 產(chǎn)品類型:Receptacles 外殼大小:28 外殼類型:Potting 觸點類型:Socket (Female) 位置/觸點數(shù)量:14 插入安排:28-2 觸點材料:Copper Alloy 觸點電鍍:Silver 安裝角:Straight 安裝風(fēng)格:Wire 端接類型:Solder 電流額定值:
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