參數(shù)資料
型號： 22004B
英文描述： ?lanSC520 User＇s Manual? 6.9MB (PDF)
中文描述： ？lanSC520用戶手冊？ 6.9MB（PDF格式）
文件頁數(shù)： 18/446頁
文件大小： 7069K
代理商： 22004B
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Table of Contents
xviii
élanSC520 Microcontroller User’s Manual
LIST OF FIGURES
Figure 1-1
Figure 1-2
élanSC520 Microcontroller Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-3
élanSC520 Microcontroller-Based Smart Residential Gateway
Reference Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-10
élanSC520 Microcontroller-Based Thin Client Reference Design. . . . . . . . . . . . .1-11
élanSC520 Microcontroller-Based Digital Set Top Box Reference Design . . . . . .1-12
élanSC520 Microcontroller-Based Telephone Line Concentrator
Reference Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-13
Logic Diagram by Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-2
Logic Diagram by Default Pin Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-3
Initial Near Jump Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-6
Programmable Address Region (PAR) Register Format . . . . . . . . . . . . . . . . . . . . . .3-10
Programmable Address Region (PAR) Register Worksheet . . . . . . . . . . . . . . . . . . .3-11
Programmable Address Region (PAR) Register Format . . . . . . . . . . . . . . . . . . . . . . .4-6
System Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
System I/O Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-11
Clock Source Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-2
System Clock Distribution Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-3
Bypassing the 32.768-kHz Oscillator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-5
Bypassing the 33-MHz Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-6
Clock Routing for the CLKTEST Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-9
Reset Controller Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-2
PRGRESET Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
Power-On Reset Sequence of Events. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-9
Am5
x
86 CPU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-2
System Arbitration Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-2
Skipped Master Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-5
CPU Bus Rotating Priority Queue . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-6
External PCI Master Arbitration Queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-9
Host Bridge Master Arbitration Queue. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-9
CPU Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-11
CPU Bus Cache Write-Back . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-13
CPU-to-PCI Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-14
PCI Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-15
PCI Bus Concurrent Mode Arbitration Parking . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-16
Nonconcurrent Mode Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-18
Simple Rotating Priority Queue. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-20
PCI Interface Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-2
élanSC520 Microcontroller Connection to an External PCI Bus Target. . . . . . . . . .9-3
élanSC520 Microcontroller Connection to an External PCI Bus Master . . . . . . . . .9-4
élanSC520 Microcontroller SERR and PERR Connection . . . . . . . . . . . . . . . . . . .9-5
PCI Bus Clocking Example 1: Lightly Loaded System . . . . . . . . . . . . . . . . . . . . . . . .9-6
PCI Bus Clocking Example 2: Heavily Loaded System. . . . . . . . . . . . . . . . . . . . . . . .9-6
PCI Configuration Address (PCICFGADR) Register . . . . . . . . . . . . . . . . . . . . . . . .9-10
CPU Read Cycle to the PCI Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-13
CPU Read Cycle to the PCI Bus with External Target Retry. . . . . . . . . . . . . . . . . . .9-14
CPU Posted Write Cycle to the PCI Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-15
Am5
x
86 CPU Non-Posted Write Cycle to the PCI Bus . . . . . . . . . . . . . . . . . . . . . . .9-16
CPU Write Cycles to Internal PCI Bus Configuration Registers . . . . . . . . . . . . . . . .9-17
CPU Read Cycles from Internal PCI Bus Configuration Registers . . . . . . . . . . . . . .9-18
External PCI Bus Master Posted Write to SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . .9-23
External PCI Master SDRAM Read (Delayed Transaction). . . . . . . . . . . . . . . . . . . .9-24
PCI Host Bridge Target Disconnect. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-26
SDRAM Controller Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-2
Detailed Block Diagram of SDRAM Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-3
SDRAM Bank Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-4
Example Configuration of a 168-Pin SDRAM DIMM . . . . . . . . . . . . . . . . . . . . . . . . .10-5
Figure 1-3
Figure 1-4
Figure 1-5
Figure 2-1
Figure 2-2
Figure 3-1
Figure 3-2
Figure 3-3
Figure 4-1
Figure 4-2
Figure 4-3
Figure 5-1
Figure 5-2
Figure 5-3
Figure 5-4
Figure 5-5
Figure 6-1
Figure 6-2
Figure 6-3
Figure 7-1
Figure 8-1
Figure 8-2
Figure 8-3
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Figure 8-5
Figure 8-6
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Figure 8-9
Figure 8-10
Figure 8-11
Figure 8-12
Figure 9-1
Figure 9-2
Figure 9-3
Figure 9-4
Figure 9-5
Figure 9-6
Figure 9-7
Figure 9-8
Figure 9-9
Figure 9-10
Figure 9-11
Figure 9-12
Figure 9-13
Figure 9-14
Figure 9-15
Figure 9-16
Figure 10-1
Figure 10-2
Figure 10-3
Figure 10-4
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參數(shù)描述
220-04E10-13PN 功能描述:環(huán)形MIL規(guī)格連接器 REAR MT JAM NUT WALL STANDARD ENV PINS RoHS:否 制造商:Amphenol MIL 類型:MIL-DTL-5015 系列:97 產(chǎn)品類型:Receptacles 外殼大小:28 外殼類型:Potting 觸點(diǎn)類型:Socket (Female) 位置/觸點(diǎn)數(shù)量:14 插入安排:28-2 觸點(diǎn)材料:Copper Alloy 觸點(diǎn)電鍍:Silver 安裝角:Straight 安裝風(fēng)格:Wire 端接類型:Solder 電流額定值:
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