參數(shù)資料
型號： 22004B
英文描述： ?lanSC520 User＇s Manual? 6.9MB (PDF)
中文描述： ？lanSC520用戶手冊？ 6.9MB（PDF格式）
文件頁數(shù)： 277/446頁
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代理商： 22004B
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GP Bus DMA Controller
élanSC520 Microcontroller User’s Manual
14-9
I
Since the GP-DMA target is always SDRAM, the relevant address range must be
currently mapped to be system SDRAM. If that portion of the address space is not
mapped to SDRAM, erroneous operation will result. See
Chapter 4, “System Address
Mapping”, for more details on how to set up the system address mapping.
I
élanSC520 microcontroller does not support peer-to-peer transfers between GP bus
peripheral devices, or SDRAM-to-SDRAM.
I
In PCI bus 2.2-compliant designs, software must limit the length of GP bus DMA demand-
or block-mode transfers. Very large transfers could cause the PCI host bridge target
controller to violate the 10 μs memory write maximum completion time limit set in the
PCI Local Bus Specification,
Revision 2.2.
The GP-DMA controller provides the GPAEN signal to prevent other devices residing on
the same external GP bus from decoding the address on the GPA bus. When the internal
Transfer Count register rolls from 0h to FFFFh (FFFFFFh in enhanced GP-DMA mode),
GP-DMA controller asserts GPTC to indicate the end of transfer.
14.5.1.1
GP-DMA Initiators
14.5.1.1.1
Internal UARTs
Each of the two UART serial ports on the élanSC520 microcontroller can initiate DMA
transfers from its transmit channel or receive channel, or both. Since the serial ports are
8-bit devices, their DMA requests can be mapped to any of the default 8-bit channels
(channels 0–3).
I
For a read transfer, the UART asserts its request from the transmit channel (txdrq), waits
for the acknowledge (txdack), and latches the data from the low byte of the GPD15–
GPD0 bus when the I/O command is asserted (GPIOWR).
I
For a write transfer, the UART asserts its request from the receive channel (rxdrq), waits
for the acknowledge (rxdack), and places the data on the low byte of the GPD15–GPD0
bus when the I/O command is asserted (GPIORD).
For the channel connected to the internal serial port, the drq sense level must be
programmed as active High, the dack sense level must be programmed as active Low, the
write mode must be programmed for late write using the WRTSEL bit, the timing mode
must be configured for normal timing using the COMPTIM bit. This is the default
configuration. These bits are found in the Slave and Master DMA Channel x Control
(SLDMACTL and MSTDMACTL) registers. Note that internal requests from the UART serial
ports cannot be mapped to a 16-bit channel, because the UARTs support 8-bit data transfer
only.
14.5.1.1.2
External I/O Devices
An external I/O device can use any of the channels, depending on its size. Each I/O device
uses one dedicated GPDRQ/GPDACK signal pair.
I
During a read transfer, the external I/O device asserts its request (GPDRQx), waits for
the acknowledge (GPDACKx), and latches the data from the GPD bus when the I/O
command is asserted (GPIOWR).
Table 14-4
Supported GP-DMA Initiator/Target Combinations
GP-DMA Initiator
UARTs
GP Bus
Channel Size
8 bits
8 or 16 bits
GP-DMA Target
SDRAM
SDRAM
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220-04E10-4PN 功能描述:環(huán)形MIL規(guī)格連接器 REAR MT JAM NUT WALL STANDARD ENV PINS RoHS:否 制造商:Amphenol MIL 類型:MIL-DTL-5015 系列:97 產(chǎn)品類型:Receptacles 外殼大小:28 外殼類型:Potting 觸點類型:Socket (Female) 位置/觸點數(shù)量:14 插入安排:28-2 觸點材料:Copper Alloy 觸點電鍍:Silver 安裝角:Straight 安裝風格:Wire 端接類型:Solder 電流額定值:
220-04E12-22PN 功能描述:環(huán)形MIL規(guī)格連接器 REAR MT JAM NUT WALL STANDARD ENV PINS RoHS:否 制造商:Amphenol MIL 類型:MIL-DTL-5015 系列:97 產(chǎn)品類型:Receptacles 外殼大小:28 外殼類型:Potting 觸點類型:Socket (Female) 位置/觸點數(shù)量:14 插入安排:28-2 觸點材料:Copper Alloy 觸點電鍍:Silver 安裝角:Straight 安裝風格:Wire 端接類型:Solder 電流額定值:
220-04E12-8PN 功能描述:環(huán)形MIL規(guī)格連接器 REAR MT JAM NUT WALL STANDARD ENV PINS RoHS:否 制造商:Amphenol MIL 類型:MIL-DTL-5015 系列:97 產(chǎn)品類型:Receptacles 外殼大小:28 外殼類型:Potting 觸點類型:Socket (Female) 位置/觸點數(shù)量:14 插入安排:28-2 觸點材料:Copper Alloy 觸點電鍍:Silver 安裝角:Straight 安裝風格:Wire 端接類型:Solder 電流額定值:
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