參數(shù)資料
型號： 30144-23
廠商： NATIONAL SEMICONDUCTOR CORP
元件分類： 微控制器/微處理器
英文描述： Geode⑩ GXLV Processor Series Low Power Integrated x86 Solutions
中文描述： 32-BIT, 200 MHz, MICROPROCESSOR, PBGA352
封裝： BGA-352
文件頁數(shù)： 114/247頁
文件大小： 4365K
代理商： 30144-23
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www.national.com
114
Revision 1.1
Integrated Functions (
Continued
)
G
GX_BASE+8404h-8407h
MC_MEM_CNTRL2 (R/W)
Default Value = 00000801h
31:14
13:11
RSVD
Reserved:
Set to 0.
SDCLK High Drive/Slew Control:
Controls the high drive and slew rate of SDCLK[3:0] and
SDCLK_OUT.
000 = Highest drive strength (no braking applied in the pads)
001 = Smallest drive strength
010 -110 = Represent gradual drive strength increase
111 = Highest drive strength
Enable SDCLK_OUT:
Turn on the output. 0 = Enabled; 1 = Disabled.
Enable SDCLK3:
Turn on the output. 0 = Enabled; 1 = Disabled.
Enable SDCLK2:
Turn on the output. 0 = Enabled; 1 = Disabled.
Enable SDCLK1:
Turn on the output. 0 = Enabled; 1 = Disabled.
Enable SDCLK0:
Turn on the output. 0 = Enabled; 1 = Disabled.
Shift SDCLK:
This function allows shifting SDCLK to meet SDRAM setup and hold time requirements.
The shift function will not take effect until the SDCLKSTRT bit (bit 17 of MC_MEM_CNTRL1) transi-
tions from 0 to 1:
000 = No shift
001 = Shift 0.5 core clock
010 = Shift 1 core clock
011 = Shift 1.5 core clock
Note:
Refer to Figure 4-10 on page 124 for an example of SDCLK shifting.
Reserved:
Set to 0.
Read Data Phase:
Selects if read data is latched one or two core clock after the rising edge of
SDCLK: 0 = 1 core clock; 1 = 2 core clocks.
Fast Read Mask:
Do not allow core reads to bypass the request FIFO: 0 = Disable; 1 = Enable.
SDCLKHDCTL
10
9
8
7
6
5:3
SDCLKOMSK#
SDCLK3MSK#
SDCLK2MSK#
SDCLK1MSK#
SDCLK0MSK#
SHFTSDCLK
100 = Shift 2 core clocks
101 = Shift 2.5 core clocks
110 = Shift 3 core clocks
111 = Reserved
2
1
RSVD
RD
0
FSTRDMSK
GX_BASE+8408h-840Bh
MC_BANK_CFG (R/W)
Default Value = 41104110h
31
30
RSVD
DIMM1_
MOD_BNK
Reserved:
Set to 0.
DIMM1 Module Banks (Banks 2 and 3):
Selects the number of module banks installed per DIMM for
DIMM1:
0 = 1 Module bank (Bank 2 only)
1 = 2 Module banks (Bank 2 and 3)
Reserved:
Set to 0.
DIMM1 Component Banks (Banks 2 and 3):
Selects the number of component banks per module
bank for DIMM1:
0 = 2 Component banks
1 = 4 Component banks
Banks 2 and 3 must have the same number of component banks.
Reserved:
Set to 0.
DIMM1 Size (Banks 2 and 3):
Selects the size of DIMM1:
000 = 4 MB
010 = 16 MB
100 = 64 MB
001 = 8 MB
011 = 32 MB
101 = 128 MB
This size is the total of both banks 2 and 3. Also, banks 2 and 3 must be the same size.
Reserved:
Set to 0.
DIMM1 Page Size (Banks 2 and 3):
Selects the page size of DIMM1:
000 = 1 KB
010 = 4 KB
1xx = 16 KB
001 = 2 KB
011 = 8 KB
111 = DIMM1 not installed
Both banks 2 and 3 must have the same page size. When DIMM1 (neither bank 2 or 3) is not installed,
program all other DIMM1 fields to 0.
Reserved:
Set to 0.
DIMM0 Module Banks (Banks 0 and 1):
Selects number of module banks installed per DIMM for
DIMM0:
0 = 1 Module bank (Bank 0 only)
1 = 2 Module banks (Bank 0 and 1)
29
28
RSVD
DIMM1_
COMP_BNK
27
RSVD
DIMM1_SZ
26:24
110 = 256 MB
111 = 512 MB (not supported)
23
RSVD
22:20
DIMM1_PG_SZ
19:15
14
RSVD
DIMM0_
MOD_BNK
Table 4-15. Memory Controller Registers (Continued)
Bit
Name
Description
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3014-48-0 功能描述:測試引線 STACKING BANANA P RoHS:否 制造商:Pomona Electronics 設(shè)備類型:Patch Cords 連接器類型:Banana plug (stackable) on both ends 長度:60 in 顏色:Black
3014-48-2 功能描述:測試引線 STACKING BANANA P RoHS:否 制造商:Pomona Electronics 設(shè)備類型:Patch Cords 連接器類型:Banana plug (stackable) on both ends 長度:60 in 顏色:Black
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