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參數(shù)資料
| 型號： | 30144-23 |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Geode⑩ GXLV Processor Series Low Power Integrated x86 Solutions |
| 中文描述： | 32-BIT, 200 MHz, MICROPROCESSOR, PBGA352 |
| 封裝： | BGA-352 |
| 文件頁數(shù)： | 145/247頁 |
| 文件大?。?/td> | 4365K |
| 代理商： | 30144-23 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁當(dāng)前第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁
Revision 1.1
145
www.national.com
Integrated Functions (
Continued
)
G
11:8
DFIFO
HI-PRI
START LVL
Display FIFO High Priority Start Level:
This field specifies the depth of the display FIFO (in 64-bit entries
x 4) at which a high-priority request will be sent to the memory controller to fill up the FIFO. The value is
dependent upon display mode.
This register should always be nonzero and should be less than the high-priority end level.
DCLK Multiplier:
This 2-bit field specifies the clock multiplier for the input DCLK pin. After the input clock
is optionally multiplied, the internal DCLK and PCLK may be divided as necessary.
00 = Forced Low
01 = DCLK
÷
2
10 = DCLK
11 = 2 x DCLK
Decompression Enable:
Allow operation of internal decompression hardware:
0 = Disable; 1 = Enable.
Compression Enable:
Allow operation of internal compression hardware: 0 = Disable; 1 = Enable
Pixel Panning Compatibility:
This bit has the same function as that found in the VGA.
Allow pixel alignment to change when crossing a split-screen boundary - it will force the pixel alignment to
be 16-byte aligned: 0 = Disable; 1 = Enable.
If disabled, the previous alignment will be preserved when crossing a split-screen boundary.
Divide Video Clock:
Selects frequency of VID_CLK pin:
0 = VID_CLK pin frequency is equal to one-half (
) the frequency of the core clock.
1 = VID_CLK pin frequency is equal to one-fourth (
) the frequency of the core clock.
Note:
Bit 28 (VIDE) must be set to 1 for this bit to be valid.
Cursor Enable:
Use internal hardware cursor: 0 = Disable; 1 = Enable.
Display FIFO Load Enable:
Allow the display FIFO to be loaded from memory:
0 = Disable; 1 = Enable.
If disabled, no write or read operations will occur to the display FIFO.
If enabled, a flat panel should be powered down prior to setting this bit low. Similarly, if active, a CRT
should be blanked prior to setting this bit low.
7:6
DCLK_
MUL
5
DECE
4
3
CMPE
PPC
2
DVCK
1
0
CURE
DFLE
GX_BASE+8308h-830Bh
DC_TIMING_CFG Register (R/W) (Locked)
Default Value = xxx00000h
31
VINT
(RO)
Vertical Interrupt (Read Only):
Is a vertical interrupt pending 0 = No; 1 = Yes.
This bit is provided to maintain backward compatibility with the VGA. It corresponds to VGA port 3C2h bit
7.
Vertical Not Active (Read Only):
Is the active part of a vertical scan is in progress (i.e., retrace, blanking,
or border) 0 = Yes; 1 = No.
This bit is provided to maintain backward compatibility with the VGA. It corresponds to VGA port 3BA/3DA
bit 3.
Display Not Active (Read Only):
Is the active part of a line is being displayed (i.e., retrace, blanking, or
border) 0 = Yes; 1 = No.
This bit is provided to maintain backward compatibility with the VGA. It corresponds to VGA port 3BA/3DA
bit 0.
Reserved:
Set to 0.
DDC Input (Read Only):
This bit returns the value from the DDCIN pin that should reflect the value from
pin 12 of the VGA connector. It is used to provide support for the VESA Display Data Channel standard
level DDC1.
Reserved:
Set to 0.
Reserved:
Set to 0.
Blink Rate:
0 = Cursor blinks on every 16 frames for a duration of 8 frames (approximately 4 times per second) and
VGA text characters will blink on every 32 frames for a duration of 16 frames (approximately 2 times per
second).
1 = Cursor blinks on every 32 frames for a duration of 16 frames (approximately 2 times per second) and
VGA text characters blink on every 64 frames for a duration of 32 frames (approximately 1 time per sec-
ond).
Blinking is enabled by BLNK bit 7.
30
VNA
(RO)
29
DNA
(RO)
28
27
RSVD
DDCI
(RO)
26:20
19:17
16
RSVD
RSVD
BKRT
Table 4-29. Display Controller Configuration and Status Registers (Continued)
Bit
Name
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 301CNQ | SCHOTTKY RECTIFIER |
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參數(shù)描述 |
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| 3014-48-0 | 功能描述:測試引線 STACKING BANANA P RoHS:否 制造商:Pomona Electronics 設(shè)備類型:Patch Cords 連接器類型:Banana plug (stackable) on both ends 長度:60 in 顏色:Black |
| 3014-48-2 | 功能描述:測試引線 STACKING BANANA P RoHS:否 制造商:Pomona Electronics 設(shè)備類型:Patch Cords 連接器類型:Banana plug (stackable) on both ends 長度:60 in 顏色:Black |
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