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參數(shù)資料
| 型號(hào)： | 30144-23 |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Geode⑩ GXLV Processor Series Low Power Integrated x86 Solutions |
| 中文描述： | 32-BIT, 200 MHz, MICROPROCESSOR, PBGA352 |
| 封裝： | BGA-352 |
| 文件頁(yè)數(shù)： | 178/247頁(yè) |
| 文件大?。?/td> | 4365K |
| 代理商： | 30144-23 |
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178
Revision 1.1
Power Management (
Continued
)
G
5.2
The following subsections describe the bus cycles of the
various suspend states.
SUSPEND MODES AND BUS CYCLES
5.2.1
The CPU enters Suspend-on-Halt as a result of executing
a halt (HLT) instruction if the SUSP_HALT bit in CCR2
(Index C2h[3]) is set. When the HLT instruction is exe-
cuted, the halt PCI cycle is run on the PCI bus normally
and then the SUSPA# pin will go active to indicate that the
processor has entered the suspend state. This state is
slightly is different from CPU Suspend because of how
Suspend-on-Halt is entered and how it is exited. Suspend-
on-Halt is exited upon recognition of an unmasked INTR
Timing Diagram for Suspend-on-Halt
or an SMI#. Normally SUSPA# is deactivated within six
SYSCLKS from the detection of an active interrupt. How-
ever, the deactivation of SUSPA# may be delayed until the
end of an active refresh cycle.
The CPU allows PCI master accesses during a HALT-initi-
ated Suspend mode. The SUSPA# pin will go inactive dur-
ing the duration of the PCI activity. If the CPU is in the
middle of a PCI master access when the Halt instruction is
executed, the assertion of SUSPA# will be delayed until
the PCI access is completed. See Figure 5-1 for timing
details.
Figure 5-1. HALT-Initiated Suspend Mode
SYSCLK
FRAME#
C/BE[3:0]#
AD[15:0]
IRDY#
INTR, SMI#
SUSPA#
O
X
I
I
X
X
PCI HALT CYCLE
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| 3014-48-2 | 功能描述:測(cè)試引線 STACKING BANANA P RoHS:否 制造商:Pomona Electronics 設(shè)備類型:Patch Cords 連接器類型:Banana plug (stackable) on both ends 長(zhǎng)度:60 in 顏色:Black |
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