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參數(shù)資料
| 型號： | 30144-23 |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Geode⑩ GXLV Processor Series Low Power Integrated x86 Solutions |
| 中文描述： | 32-BIT, 200 MHz, MICROPROCESSOR, PBGA352 |
| 封裝： | BGA-352 |
| 文件頁數(shù)： | 147/247頁 |
| 文件大小： | 4365K |
| 代理商： | 30144-23 |
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Revision 1.1
147
www.national.com
Integrated Functions (
Continued
)
G
1
VSYE
Vertical Sync Enable:
Allow generation of the vertical sync signal to a CRT display device:
0 = Disable; 1 = Enable.
When disabled, the VSYNC output will be a static low level. This allows VESA DPMS compliance.
Note that this bit only applies to the CRT; the flat panel VSYNC is controlled by the automatic power
sequencing logic.
Pixel Port Enable:
On a low-to-high transition this bit will enable the pixel port outputs.
On a high-to-low transition, this bit will disable the pixel port outputs.
0
PPE
GX_BASE+830Ch-830Fh
DC_OUTPUT_CFG Register (R/W) (Locked)
Default Value = xxx00000h
31:16
15
RSVD
DIAG
Reserved:
Set to 0.
Compressed Line Buffer Diagnostic Mode:
This bit allows testability of the Compressed Line Buffer via
the diagnostic access registers. A low-to-high transition resets the Compressed Line Buffer write pointer. 0
= Disable (Normal operation); 1 = Enable.
Compressed Line Buffer Read/Write Select:
Enables the read/write address to the Compressed Line
Buffer for use in diagnostic testing of the RAM.
0 = Write address enabled
1 = Read address enabled
Pixel Data Enable High:
0 = The PIXEL [17:9] data bus to be driven to a logic low level.
Panel Data Enable Low:
0 = This bit will cause the PIXEL[8:0] data bus to be driven to a logic low level.
Reserved:
Set to 0.
Reserved:
Set to 0.
Reserved:
Set to 0.
PCLK Enable:
0 = PCLK is disabled and a low logic level is driven off-chip.
1 = Enable PCLK to be driven off-chip.
16-bpp Format:
Selects RGB display mode:
0 = RGB 5-6-5 mode
1 = RGB 5-5-5 display mode
This bit is only significant if 8-bpp (OUTPUT_CONFIG, bit 0) is low, indicating 16-bpp mode.
8-bpp / 16-bpp Select:
0 = 16-bpp display mode is selected. 16FMT (OUTPUT_CONFIG, bit 1) will indicate the format of the 16-
bit data.)
1 = 8-bpp display mode is selected. Used in VGA emulation.
14
CFRW
13
PDEH
12
PDEL
11:8
7:5
4:3
2
RSVD
RSVD
RSVD
PCKE
1
16FMT
0
8-bpp
Table 4-29. Display Controller Configuration and Status Registers (Continued)
Bit
Name
Description
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