參數(shù)資料
型號(hào)： 79RC32T351-100DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁(yè)數(shù)： 134/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32T351-100DH
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IDT MIPS32 4Kc Processor Core
CP0 Registers
79RC32438 User Reference Manual
2 - 72
November 4, 2002
Notes
WatchLo Register (CP0 Register 18)
The WatchLo and WatchHi registers together provide the interface to a watchpoint debug facility that
initiates a watch exception if an instruction or data access matches the address specified in the registers.
As such, they duplicate some functions of the EJTAG debug solution. Watch exceptions are taken only if
the EXL and ERL bits are zero in the Status register. If either bit is a one, the WP bit is set in the Cause
register, and the watch exception is deferred until both the EXL and ERL bits are zero.
The WatchLo register specifies the base virtual address and the type of reference (instruction fetch,
load, store) to match.
WatchLo Register Format
31
WatchHi Register (CP0 Register 19)
The WatchLo and WatchHi registers together provide the interface to a watchpoint debug facility that
initiates a watch exception if an instruction or data access matches the address specified in the registers.
As such, they duplicate some functions of the EJTAG debug solution. Watch exceptions are taken only if
the EXL and ERL bits are zero in the Status register. If either bit is a one, the WP bit is set in the Cause
register, and the watch exception is deferred until both the EXL and ERL bits are zero.
The WatchHi register contains information that qualifies the virtual address specified in the WatchLo
register: an ASID, a Global (G) bit, and an optional address mask. If the G bit is 1, any virtual address refer-
ence that matches the specified address will cause a watch exception. If the G bit is a 0, only those virtual
Fields
Description
Read/
Write
Reset
State
Name
Bit(s)
0
31:28
Must be written as zero; returns zero on read.
0
0
PAddr[31:4]
27:0
This field encodes the physical address read by the
most recent Load Linked instruction.
R
Undefined
Table 2.47 LLAddr Register Field Descriptions
3 2 1 0
VAddr
I R W
Fields
Description
Read/
Write
Reset
State
Name
Bit(s)
VAddr
31:3
This field specifies the virtual address to match. Note
that this is a doubleword address, since bits [2:0] are
used to control the type of match.
R/W
Undefined
I
2
If this bit is set, watch exceptions are enabled for
instruction fetches that match the address.
R/W
0 for Cold
Reset
only.
R
1
If this bit is set, watch exceptions are enabled for
loads that match the address.
R/W
0 for Cold
Reset
only.
W
0
If this bit is set, watch exceptions are enabled for
stores that match the address.
R/W
0 for Cold
Reset
only.
Table 2.48 WatchLo Register Field Descriptions
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PDF描述
79RC32T351-133DH MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-100DH MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-100DHI 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-MSOP, TUBE
79RC32V332-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-SOIC 150mil, TUBE
79RC32V332-133DHI 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-MSOP, TUBE
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
79RC32T351-133DH 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32T355-100DHGI 制造商:Integrated Device Technology Inc 功能描述:
79RC32T355133DH 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Communications Processor
79RC32T355-133DH 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:IDT Interprise Integrated Communications Processor
79RC32T355-133DHG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP
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