參數(shù)資料
型號： 79RC32T351-100DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 299/654頁
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代理商： 79RC32T351-100DH
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IDT PCI Bus Interface
PCI Master—PCI to Memory DMA (DMA Channel 8)
79RC32438 User Reference Manual
10 - 31
November 4, 2002
Notes
Memory Read
PCI memory read transactions are generated during PCI to memory DMA operations if the PCI Transac-
tion (PT) field in the DEVCMD field of the DMA descriptor is set to memory read. The PCI bus interface will
attempt to generate a burst transaction when possible.
Memory Read Multiple
PCI memory read transactions are generated during PCI to memory DMA operations if the PCI Transac-
tion (PT) field in the DEVCMD field of the DMA descriptor is set to memory read multiple. The PCI bus inter-
face will attempt to generate a burst transaction when possible. After a PCI disconnect, the PCI to memory
DMA operation may generate a “preferred” memory read transaction (i.e., a memory read line or memory
read transaction). For a definition of preferred memory, refer to PCI Specification 2.2.
Memory Read Line
PCI memory read transactions are generated during PCI to memory DMA operations if the PCI Transac-
tion (PT) field in the DEVCMD field of the DMA descriptor is set to memory read line. The PCI bus interface
will attempt to generate a burst transaction when possible. After a PCI disconnect, the PCI to memory DMA
operation may generate a preferred memory read transaction (i.e., a memory read transaction.)
I/O Read
PCI/IO read transactions are generated during PCI to memory DMA operations if the PCI Transaction
(PT) field in the DEVCMD field of the DMA descriptor is set to I/O read. The PCI bus interface will attempt to
generate a burst transaction when possible.
Error Handling
PCI to memory fatal errors are:
–
PCI target terminates with a Target Abort
–
transaction could not be completed because the RETRY_LIMIT was exceeded
–
transaction could not be completed because the BM bit is not set in the COMMAND register
–
detection of a PCI parity error.
If any of the above fatal errors are detected during a DMA operation, the DMA operation is halted with a
terminated condition (i.e., the T bit is set in the descriptor) and the DMA descriptor’s DEVCS field is
updated with the address of the error. The DMA descriptor’s Current Address (CA) field contains the
address to which the data (where the error occurred) should have been written. Note that no write actually
takes place. The COUNT field contains the actual number of bytes transferred. All data queued in the PCI
DMA input FIFO before the error occurred is written to memory before the DMA operation is halted.
PCI DMA Channel 8 Configuration Register
Figure 10.16 PCI DMA Channel 8 Configuration Register (PCIDMA8C)
MBS
Description:
Maximum Burst Size.
This field specifies the maximum number of words allowed in a PCI to
memory DMA operation. A value of 0x0 corresponds to 0x1000 (i.e., 4K word transfer).
Initial Value:
0x8
PCIDMA8C
0
31
12
MBS
19
0
1
OUR
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PDF描述
79RC32T351-133DH MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
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79RC32T355-133DHG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP
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