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參數(shù)資料
| 型號(hào)： | 79RC32T351-100DH |
| 英文描述： | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 中文描述： | 微處理器| 32位| QFP封裝| 208PIN |塑料 |
| 文件頁(yè)數(shù)： | 21/654頁(yè) |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32T351-100DH |
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IDT List of Tables
79RC32438 User Reference Manual
xv
November 4, 2002
Notes
Table 12.3
Table 13.1
Table 13.2
Table 13.3
Table 15.1
Table 15.2
Table 15.3
Table 16.1
Table 16.2
Table 18.1
Table 18.2
Table 18.3
Table 19.1
Table 19.2
Table 19.3
Table 20.1
Table 20.2
Table 20.3
Table 20.4
Table 20.5
Table 20.6
Table 20.7
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Table 20.30
Table 20.31
Table 20.32
Table 20.33
Table 20.34
Table 20.35
Table 20.36
Table 20.37
Table 20.38
Table 20.39
Table 20.40
Ethernet Register Map....................................................................................................12-4
UART Input/Output Pins.................................................................................................13-1
UART Register Map........................................................................................................13-2
Divisor Values for Typical Baud Rates and IPBus Clock Frequencies ...........................13-3
I2C Register Map............................................................................................................15-2
I2C Bus Master Interface Commands.............................................................................15-5
I2C Bus Data Transfer Abbreviations.............................................................................15-7
Serial I/O Pin Configuration............................................................................................16-2
SPI Register Map............................................................................................................16-3
Debug and Performance Register Map..........................................................................18-1
Event Monitor Sources.................................................................................................18-17
Debug Pin Operation....................................................................................................18-22
JTAG Pin Descriptions....................................................................................................19-2
Instructions Supported By RC32438’s JTAG Boundary Scan........................................19-6
System Controller Device Identification Register............................................................19-7
Overview of Coprocessor 0 Registers for EJTAG...........................................................20-3
Overview of Debug Control Register as Memory-mapped Register for EJTAG.............20-3
Overview of Instruction Hardware Breakpoint Registers................................................20-4
Overview of Data Hardware Breakpoint Registers.........................................................20-4
Overview of Test Access Port Registers.........................................................................20-5
Overview of Test Access Port Registers.........................................................................20-7
Physical Address and Cache Attribute for dseg’s dmsg and drseg................................20-9
Access to dmseg Address Range...................................................................................20-9
Access to drseg Address Range..................................................................................20-10
SYNC Instruction References.......................................................................................20-12
“Required” CP0 and dseg Hazard Spacing..................................................................20-13
Priority of Non-Debug and Debug Exceptions..............................................................20-14
Debug Exception Vector Location.................................................................................20-15
Priority of Non-Debug and Debug Exceptions..............................................................20-19
Coprocessor 0 Registers for EJTAG.............................................................................20-25
Debug Register Field Descriptions...............................................................................20-26
DEPC Register Field Description..................................................................................20-30
DESAVE Register Field Description.............................................................................20-30
DCR Register Field Descriptions..................................................................................20-31
Instruction Breakpoint Register Summary....................................................................20-34
Data Breakpoint Register Description...........................................................................20-34
Instruction Breakpoint Condition Parameters...............................................................20-36
Data Breakpoint Condition Parameters........................................................................20-37
BYTELANE at Unaligned Address for 32-bit Processors.............................................20-39
Behavior on Precise Exceptions from Data Breakpoints..............................................20-41
Behavior on Precise Exceptions from Data Breakpoints..............................................20-41
Rules for Update of BS Bits on Data Triggerpoints ......................................................20-43
Instruction Breakpoint Register Mapping......................................................................20-43
IBS Register Field Description......................................................................................20-44
IBAn Register Field Description....................................................................................20-45
IBMn Register Field Description...................................................................................20-45
IBASIDn Register Field Description..............................................................................20-46
IBCn Register Field Description....................................................................................20-46
Data Breakpoint Register Mapping...............................................................................20-47
DBS Register Field Description....................................................................................20-47
DBAn Register Field Description..................................................................................20-48
DBMn Register Field Description..................................................................................20-49
DBASIDn Register Field Description............................................................................20-49
DBCn Register Field Description..................................................................................20-50
DBVn Register Field Description..................................................................................20-51
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PDF描述 |
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