參數(shù)資料
型號： 79RC32T351-100DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 453/654頁
文件大小： 6963K
代理商： 79RC32T351-100DH
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IDT Debugging and Performance Monitoring
Event Monitor
79RC32438 User Reference Manual
18 - 17
November 4, 2002
Notes
Figure 18.17 IPBus Monitor Clock Cycle Record Format
Event Monitor
The event monitor provides a means of gathering performance statistics. Unlike most other blocks in the
RC32438, the Event Monitor is not reset during a warm reset. The statistics monitor consists of eight 24-bit
counters. The COUNT value for each counter may be read or written at any time. A counter’s COUNT value
is incremented each time a selected event occurs if the Freeze (FRZ) bit is not set in the Event Monitor
Control (EMC) register. Setting the FRZ bit freezes the value of all event monitor counters. The COUNT
field may be read or written but is never incremented when the FRZ bit is cleared.
Writing a one to the CLR bit in the EMC register clears the value of all event monitor counters to zero.
This occurs regardless of the state of the FRZ bit. Each event monitor counter contains a 6-bit Select (SEL)
field that maps one of 64 events to the event counter.
RF
Record Format.
This bit indicates the format of the record. If this bit is set to 1, then the record
has a transaction summary format. If the bit is cleared, then the record has a clock cycle format.
W
Wait.
This bit is set if a wait state was generated in the clock cycle represented by the current data
transfer record or a data transfer occurred in which all the byte lanes were disabled.
ADDR
Address.
This field contains the value of the upper 30 bits of the IPBus address in the clock cycle
represented by the current data transfer record.
DATA
Data.
This field contains the 32-bit IPBus data value in the clock cycle represented by the current
data transfer record. When the wait (W) bit is set, this field may be used to distinguish between a
true wait state and a data transfer in which all byte lanes were disabled.
0x0000_0000 - wait state
0x1111_1111 - data transfer with all byte lanes disabled
0x2222_2222 - null data associated with transactions that generate an undecoded address error.
Event Index
Event Description
0
CPU instruction executed
1
CPU instruction cache miss
2
CPU data cache hit
3
CPU data cache miss
4
CPU joint TLB miss
5
CPU instruction TLB miss
6
CPU data TLB miss
7
Maximum number of wait states in a single IPBus transaction
1
8
Rising edge of IPBus clock (ICLK)
Table 18.2 Event Monitor Sources (Part 1 of 3)
0
31
RF
1
W
1
ADDR
30
DATA
32
0
31
Addr + 4
Addr
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PDF描述
79RC32T351-133DH MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-100DH MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-100DHI 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-MSOP, TUBE
79RC32V332-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-SOIC 150mil, TUBE
79RC32V332-133DHI 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-MSOP, TUBE
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79RC32T355-100DHGI 制造商:Integrated Device Technology Inc 功能描述:
79RC32T355133DH 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Communications Processor
79RC32T355-133DH 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:IDT Interprise Integrated Communications Processor
79RC32T355-133DHG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP
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