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參數(shù)資料
| 型號： | 82C836A |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Single-Chip 386sx AT |
| 中文描述： | 單芯片386sx在 |
| 文件頁數(shù)： | 133/205頁 |
| 文件大?。?/td> | 3878K |
| 代理商： | 82C836A |
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S e c t i o n 1 1
System Timing Relationships
This section contains timing diagrams for all the major timing sequences in an
AT-compatible SCATsx system. The diagrams emphasize the functional timing
relationships between signals (i.e., what conditions cause the various timing events).
For clarity, propagation delays and rise/fall times are either not shown or not drawn
to scale.
Each diagram is accompanied by explanatory notes describing important aspects of the
timing sequence.
CPU Access to AT-Bus
Figure 11-1 shows a bus convert read or write. -CMD refers to the following possibilities:
-XMEMR for a memory read cycle
-XMEMW for a memory write cycle
-XIOR for an I/O read cycle
-XIOW for an I/O write cycle
-LOMEGCS is generated during memory cycles in which the memory address is in the
first 1MB of address space i.e., 0-0FFFFFH. The only intended use of -LOMEGCS
outside the 82C836 is to enable the -SMEMR and -SMEMW drivers, allowing -SMEMR
to be asserted if -XMEMR is asserted, or -SMEMW if -XMEMW is assererted.
If the cycle is a memory read in an address range allocated for on-board ROM, -ROMCS
is asserted at the same time as -XMEMR ( ‘‘same time’’ here means on the same clock
edges, neglecting propagation delays).
Chips and Technologies, Inc.
P R E L I M I N A R Y
Revision 3.0
11-1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| 82C836A-20 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Single-Chip 386sx AT |
| 82C836B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Single-Chip 386sx AT |
| 82C83H | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Octal Latching Inverting Bus Driver |
| 82C84 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
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