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參數(shù)資料
| 型號： | 845GL |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 82845G/82845GL/82845GV Graphics and Memory Controller Hub (GMCH) |
| 中文描述： | 英特爾82845G/82845GL/82845GV圖形和內(nèi)存控制器中樞（GMCH） |
| 文件頁數(shù)： | 24/193頁 |
| 文件大小： | 2990K |
| 代理商： | 845GL |
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Signal Description
24
Intel
82845G/82845GL/82845GV GMCH Datasheet
HDSTB_P[3:0]#
HDSTB_N[3:0]#
I/O
AGTL+
Differential Host Data Strobes:
HDSTB_P[3:0]# and HDSTB_N[3:0]# are the
differential source synchronous strobes used to transfer HD_[63:0]# and
DINV_[3:0]# at the 4X transfer rate.
Strobe
Data Bits
HDSTB_P3#, HDSTB_N3#
HD_[63:48]#, DINV_3#
HDSTB_P2#, HDSTB_N2#
HD_[47:32]#, DINV_2#
HDSTB_P1#, HDSTB_N1#
HD_[31:16]#, DINV_1#
HDSTB_P0#, HDSTB_N0#
HD_[15:0]#, DINV_0#
HIT#
I/O
AGTL+
Hit:
This signal indicates that a caching agent holds an unmodified version of
the requested line. Also, driven in conjunction with HITM# by the target to
extend the snoop window.
HITM#
I/O
AGTL+
Hit Modified:
This signal indicates that a caching agent holds a modified
version of the requested line and that this agent assumes responsibility for
providing the line. HITM# is also driven in conjunction with HIT# to extend the
snoop window.
HLOCK#
I
AGTL+
Host Lock:
All processor bus cycles sampled with the assertion of HLOCK#
and ADS#, until the negation of HLOCK# must be atomic (i.e., no hub interface
or AGP snoopable access to SDRAM are allowed when HLOCK# is asserted
by the processor).
HREQ_[4:0]#
I/O
AGTL+
2X
Host Request Command:
These signals define the attributes of the request.
HREQ_[4:0]# are transferred at 2X rate. They are asserted by the requesting
agent during both halves of Request Phase. In the first half the signals define
the transaction type to a level of detail that is sufficient to begin a snoop
request. In the second half the signals carry additional information to define the
complete transaction type.
The transactions supported by the GMCH Host Bridge are defined in
Section 4.1
.
HTRDY#
O
AGTL+
Host Target Ready:
This signal indicates that the target of the processor
transaction is able to enter the data transfer phase.
RS_[2:0]#
O
AGTL+
Response Signals:
RS_[2:0]# indicate the type of response according to the
encoding below:
000 = Idle state
001 = Retry response
010 = Deferred response
011 = Reserved (not driven by GMCH)
100 = Hard Failure (not driven by GMCH)
101 = No data response
110 = Implicit Writeback
111 = Normal data response
Signal Name
Type
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 845GV | Intel 82845G/82845GL/82845GV Graphics and Memory Controller Hub (GMCH) |
| 8460 | LAN 10/100 Base-TX Dual Port Transformer Modules |
| 8461 | LAN 10/100 Base-TX Dual Port Transformer Modules |
| 8462 | LAN 10/100 Base-TX Dual Port Transformer Modules |
| 8463 | LAN 10/100 Base-TX Dual Port Transformer Modules |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 845GLMS-L | 制造商:Micro-Star International 功能描述:845GL UATX P4/CEL 400FSB - Bulk |
| 845GR | 制造商:SPC 功能描述:New |
| 845-GR | 制造商:SPC Technology 功能描述:INSULATED BANANA JACK 制造商:VOLTREK 功能描述:INSULATED BANANA JACK |
| 845GV | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82845G/82845GL/82845GV Graphics and Memory Controller Hub (GMCH) |
| 845GVM-L | 制造商:Micro-Star International 功能描述:845GV UATX P4/CEL 533FSB - Bulk |
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