參數(shù)資料
型號(hào)： AD6654CBCZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 88/88頁(yè)
文件大小： 0K
描述： IC ADC 14BIT W/4CH RSP 256CSPBGA
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 14
采樣率（每秒）： 92.16M
數(shù)據(jù)接口： 串行，并聯(lián)
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 2.5W
電壓電源： 模擬和數(shù)字
工作溫度： -25°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 256-CSPBGA（17x17）
包裝： 托盤(pán)
輸入數(shù)目和類型： 1 個(gè)差分，單極
AD6654
Rev. 0 | Page 9 of 88
TIMING CHARACTERISTICS
Table 7.
Temp
Test Level
Min
Typ
Max
Unit
CLK TIMING REQUIREMENTS
tCLK
CLK Period
Full
IV
10.85
ns
tCLKL
CLK Width Low
Full
IV
5.154
0.5 × tCLK
ns
tCLKH
CLK Width High
Full
IV
5.154
0.5 × tCLK
ns
INPUT WIDEBAND DATA TIMING REQUIREMENTS
tDEXP
↑CLK to EXP[2:0] Delay
Full
IV
5.98
10.74
ns
PARALLEL OUTPUT PORT TIMING REQUIREMENTS (MASTER)
tDPREQ
↑PCLK to ↑Px REQ Delay (x = A, B, C)
Full
IV
1.77
3.86
ns
tDPP
↑PCLK to Px[15:0] Delay (x = A, B, C)
Full
IV
2.07
5.29
ns
tDPIQ
↑PCLK to Px IQ Delay (x = A, B, C)
Full
IV
0.48
5.49
ns
tDPCH
↑PCLK to Px CH[2:0] Delay (x = A, B, C)
Full
IV
0.38
5.35
ns
tDPGAIN
↑PCLK to Px Gain Delay (x = A, B, C)
Full
IV
0.23
4.95
ns
tSPA
Px ACK to
↑PCLK Setup Time (x = A, B, C)
Full
IV
4.59
ns
tHPA
Px ACK to
↑PCLK Hold Time (x = A, B, C)
Full
IV
0.90
ns
PARALLEL OUTPUT PORT TIMING REQUIREMENTS (SLAVE)
tPCLK
PCLK Period
Full
IV
5.0
ns
tPCLKL
PCLK Low Period
Full
IV
1.7
0.5 × tPCLK
ns
tPCLKH
PCLK High Period
Full
IV
0.7
0.5 × tPCLK
ns
tDPREQ
↑PCLK to ↑Px REQ Delay (x = A, B, C)
Full
IV
4.72
8.87
ns
tDPP
↑PCLK to Px[15:0] Delay (x = A, B, C)
Full
IV
4.8
8.48
ns
tDPIQ
↑PCLK to Px IQ Delay (x = A, B, C)
Full
IV
4.83
10.94
ns
tDPCH
↑PCLK to Px CH[2:0] Delay (x = A, B, C)
Full
IV
4.88
10.09
ns
tDPGAIN
↑PCLK to Px Gain Delay (x = A, B, C)
Full
IV
5.08
11.49
ns
tSPA
Px ACK to
↓PCLK Setup Time (x = A, B, C)
Full
IV
6.09
ns
tHPA
Px ACK to
↓PCLK Hold Time (x = A, B, C)
Full
IV
1.0
ns
MISC PINS TIMING REQUIREMENTS
tRESET
RESET Width Low
Full
IV
30
ns
tDIRP
CPUCLK/SCLK to IRP Delay
Full
V
7.5
ns
tSSYNC
SYNC(0, 1, 2, 3) to
↑CLK Setup Time
Full
IV
0.87
ns
tHSYNC
SYNC(0, 1, 2, 3) to
↑CLK Hold Time
Full
IV
0.67
ns
1 All timing specifications are valid over the VDDCORE range of 1.7 V to 1.9 V, and the VDDIO range of 3.0 V to 3.6 V.
2 CLOAD = 40 pF on all outputs, unless otherwise noted.
3 These timing parameters are derived from the ADC ENC rate with DDC CLK driven directly from ADC DR output.
相關(guān)PDF資料
PDF描述
MS27467T21A16PA CONN PLUG 16POS STRAIGHT W/PINS
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AD6655-150EBZ 功能描述:BOARD EVAL FOR 150MSPS AD6655 RoHS:是 類別:RF/IF 和 RFID >> RF 評(píng)估和開(kāi)發(fā)套件，板 系列:- 標(biāo)準(zhǔn)包裝:1 系列:- 類型:GPS 接收器 頻率:1575MHz 適用于相關(guān)產(chǎn)品:- 已供物品:模塊 其它名稱:SER3796
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