- 您現(xiàn)在的位置：買賣IC網 > PDF目錄17059 > AD9148-M5372-EBZ (Analog Devices Inc)BOARD EVAL FOR AD9149, ADL5372 PDF資料下載
參數(shù)資料
| 型號： | AD9148-M5372-EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 22/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD9149, ADL5372 |
| 設計資源： | AD9148-M5372-EBZ Schematic AD9148-M5372-EBZ BOM AD9148-M5372-EBZ Gerber Files |
| 標準包裝： | 1 |
| 系列： | * |
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Data Sheet
AD9148
Rev. B | Page 29 of 72
Register Name
Addr
(Hex)
Bit
Name
Function
Default
PLL Control 2
0D
7:6
N2
REFCLK-to-PLL controller clock rate (fPC_CLK).
11
00 = 2.
01 = 4.
10 = 8.
11 = 16.
fPC_CLK must always be less than 50 MHz.
4
PLL cross
control enable
Enables PLL cross-point control.
3:2
N0
VCO-to-DACCLK divider.
001
00 = 1.
01 = 2.
10 = 4.
11 = 4.
1:0
N1
DACCLK-to-REFCLK divider.
01
00 = 2.
01 = 4.
10 = 8.
11 = 16.
PLL Status 0
0E
3:0
PLL control voltage
PLL VCO control voltage readback value.
Read-
only
PLL Status 1
0F
5:0
VCO band readback VCO band value.
Read-
only
Sync Control 0
10
7
Sync enable
Enables synchronization logic.
0
6
FIFO rate/data
rate toggle
Operates synchronization at the FIFO reset rate (0)/data rate (1).
0
3
Rising edge sync
Rising edge of CLK samples sync input (1), falling edge of
CLK samples sync input (0).
1
2:0
Sync averaging
Average sync input of number of samples.
000
000 = 1.
001 = 2.
010 = 4.
011 = 8.
100 = 16.
101 = 32.
110 = 64.
111 = 128.
相關PDF資料 |
PDF描述 |
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