參數(shù)資料
型號(hào)： AD9523BCPZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 2/60頁(yè)
文件大?。?/td> 0K
描述： IC INTEGER-N CLCK GEN 72LFCSP
標(biāo)準(zhǔn)包裝： 400
類型： 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配）
PLL： 是
主要目的： 以太網(wǎng)，光纖通道，SONET/SDH
輸入： CMOS
輸出： HSTL，LVCMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:14
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1GHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 72-LFCSP-VQ（10x10）
包裝： 帶卷 (TR)
配用： AD9523/PCBZ-ND - BOARD EVAL FOR AD9523
AD9523
Data Sheet
Rev. C | Page 10 of 60
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
Current
Input Logic 1
1
A
Input Logic 0
1
A
Input Capacitance
2
pF
SDIO, SDO (OUTPUTS)
Output Logic 1 Voltage
2.7
V
Output Logic 0 Voltage
0.4
V
TIMING
Clock Rate (SCLK, 1/tSCLK)
25
MHz
Pulse Width High, tHIGH
8
ns
Pulse Width Low, tLOW
12
ns
SDIO to SCLK Setup, tDS
3.3
ns
SCLK to SDIO Hold, tDH
0
ns
SCLK to Valid SDIO and SDO, tDV
14
ns
CS to SCLK Setup, tS
10
ns
CS to SCLK Setup and Hold, tS, tC
0
ns
CS Minimum Pulse Width High, tPWH
6
ns
SERIAL CONTROL PORT—IC MODE
VDD = VDD3_REF, unless otherwise noted.
Table 16.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (WHEN INPUTTING DATA)
Input Logic 1 Voltage
0.7 × VDD
V
Input Logic 0 Voltage
0.3 × VDD
V
Input Current with an Input Voltage Between
0.1 × VDD and 0.9 × VDD
10
+10
A
Hysteresis of Schmitt Trigger Inputs
0.015 × VDD
V
Pulse Width of Spikes That Must Be
Suppressed by the Input Filter, tSPIKE
50
ns
SDA (WHEN OUTPUTTING DATA)
Output Logic 0 Voltage at 3 mA Sink Current
0.4
V
Output Fall Time from VIHMIN to VILMAX with
a Bus Capacitance from 10 pF to 400 pF
20 + 0.1 CB1
250
ns
TIMING
Note that all I2C timing values are referred to
VIHMIN (0.3 × VDD) and VILMAX levels (0.7 × VDD)
Clock Rate (SCL, fI2C)
400
kHz
Bus Free Time Between a Stop and Start
Condition, tIDLE
1.3
s
Setup Time for a Repeated Start Condition, tSET;
STR
0.6
s
Hold Time (Repeated) Start Condition, tHLD;STR
0.6
s
After this period, the first clock pulse is
generated
Setup Time for Stop Condition, tSET;STP
0.6
s
Low Period of the SCL Clock, tLOW
1.3
s
High Period of the SCL Clock, tHIGH
0.6
s
SCL, SDA Rise Time, tRISE
20 + 0.1 CB1
300
ns
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PDF描述
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