參數(shù)資料
型號： AD9523BCPZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 36/60頁
文件大?。?/td> 0K
描述： IC INTEGER-N CLCK GEN 72LFCSP
標準包裝： 400
類型： 時鐘/頻率發(fā)生器，扇出緩沖器（分配）
PLL： 是
主要目的： 以太網(wǎng)，光纖通道，SONET/SDH
輸入： CMOS
輸出： HSTL，LVCMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:14
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1GHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤，CSP
供應商設備封裝： 72-LFCSP-VQ（10x10）
包裝： 帶卷 (TR)
配用： AD9523/PCBZ-ND - BOARD EVAL FOR AD9523
Data Sheet
AD9523
Rev. C | Page 41 of 60
Addr
(Hex)
Register
Name
(MSB)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
(LSB)
Bit 0
Default
Value
(Hex)
0x01D
PLL1 loop
filter zero
resistor control
Reserved
PLL1 loop filter, RZERO
0x00
Output PLL (PLL2)
0x0F0
PLL2 charge
pump control
PLL2 charge pump control
0x00
0x0F1
PLL2
feedback
N divider
control
A counter
B counter
0x04
0x0F2
PLL2 control
PLL2 lock
detector
power-
down
Reserved
Enable
frequency
doubler
Enable SPI
control of
antibacklash
pulse width
Antibacklash
pulse width control
PLL2 charge pump mode
0x03
0x0F3
VCO control
Reserved
Force release
of distribution
sync when
PLL2 is
unlocked
Treat
reference
as valid
Force
VCO to
midpoint
frequency
Calibrate VCO
(not auto-
clearing)
Reserved
0x00
0x0F4
VCO divider
control
Reserved
VCO
divider
power-
down
VCO divider
0x00
0x0F5
PLL2 loop
filter control
Pole 2 resistor (RPOLE2)
Zero resistor (RZERO)
Pole 1 capacitor (CPOLE1)
0x00
0x0F6
(9 bits)
Reserved
Bypass internal
RZERO resistor
0x00
0x0F9
Reserved
0x00
Clock Distribution
0x190
Channel 0
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x00
0x191
10-bit channel divider[7:0] (LSB)
0x1F
0x192
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x193
Channel 1
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x20
0x194
10-bit channel divider[7:0] (LSB)
0x1F
0x195
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x196
Channel 2
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x00
0x197
10-bit channel divider[7:0] (LSB)
0x1F
0x198
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x199
Channel 3
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x20
0x19A
10-bit channel divider[7:0] (LSB)
0x1F
0x19B
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x19C
Channel 4
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x00
0x19D
10-bit channel divider[7:0] (LSB)
0x1F
0x19E
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x19F
Channel 5
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x20
0x1A0
10-bit channel divider[7:0] (LSB)
0x1F
0x1A1
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
相關PDF資料
PDF描述
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參數(shù)描述
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AD9525 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Jitter Clock Generator with Eight LVPECL Outputs
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