Multiprocessor Bus Request and Host Bus Request See Table 14 and Figure 17. Use these specifications for passing of bus" />
參數(shù)資料
型號: ADSP-21160NKBZ-100
廠商: Analog Devices Inc
文件頁數(shù): 19/48頁
文件大?。?/td> 0K
描述: IC DSP CONTROLLER 32BIT 400-BGA
產(chǎn)品培訓(xùn)模塊: SHARC Processor Overview
標(biāo)準(zhǔn)包裝: 1
系列: SHARC®
類型: 浮點(diǎn)
接口: 主機(jī)接口,連接端口,串行端口
時(shí)鐘速率: 100MHz
非易失內(nèi)存: 外部
芯片上RAM: 512kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.90V
工作溫度: 0°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 400-BBGA
供應(yīng)商設(shè)備封裝: 400-PBGA(27x27)
包裝: 托盤
ADSP-21160N
–26–
REV. 0
Multiprocessor Bus Request and Host Bus Request
See Table 14 and Figure 17. Use these specifications for passing
of bus mastership between multiprocessing ADSP-21160Ns
(
BRx) or a host processor, both synchronous and asynchronous
(
HBR, HBG).
Table 14. Multiprocessor Bus Request and Host Bus Request
Parameter
Min
Max
Unit
Timing Requirements
tHBGRCSV
HBG Low to RDx/WRx/CS Valid
6.5 + tCK + tCCLK
12.5CR
ns
tSHBRI
HBR Setup Before CLKIN1
6ns
tHHBRI
HBR Hold After CLKIN1
1ns
tSHBGI
HBG Setup Before CLKIN
6
ns
tHHBGI
HBG Hold After CLKIN High
1
ns
tSBRI
BRx, PA Setup Before CLKIN
9
ns
tHBRI
BRx, PA Hold After CLKIN High
1
ns
tSRPBAI
RPBA Setup Before CLKIN
6
ns
tHRPBAI
RPBA Hold After CLKIN
2
ns
Switching Characteristics
tDHBGO
HBG Delay After CLKIN
7
ns
tHHBGO
HBG Hold After CLKIN
1.5
ns
tDBRO
BRx Delay After CLKIN
8
ns
tHBRO
BRx Hold After CLKIN
1.5
ns
tDPASO
PA Delay After CLKIN, Slave
8
ns
tTRPAS
PA Disable After CLKIN, Slave
1.5
ns
tDPAMO
PA Delay After CLKIN, Master
0.25tCCLK+9
ns
tPATR
PA Disable Before CLKIN, Master
0.25tCCLK –5.5
ns
tDRDYCS
REDY (O/D) or (A/D) Low from
CS and HBR Low2
0.5tCK+1.0
ns
tTRDYHG
REDY (O/D) Disable or REDY (A/D) High from
HBG2
tCK+15
ns
tARDYTR
REDY (A/D) Disable from
CS or HBR High2
11
ns
1 Only required for recognition in the current cycle.
2 (O/D) = open drain, (A/D) = active drive.
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PDF描述
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