參數(shù)資料
型號： ADSP-BF548BBCZ-5A
廠商： Analog Devices Inc
文件頁數(shù)： 71/100頁
文件大?。?/td> 0K
描述： IC DSP 16BIT 533MHZ 400CSBGA
產(chǎn)品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： CAN，SPI，SSP，TWI，UART，USB
時鐘速率： 533MHz
非易失內(nèi)存： 外部
芯片上RAM： 260kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.25V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA，CSPBGA
供應商設備封裝： 400-CSPBGA（17x17）
包裝： 托盤
配用： ADSP-3PARCBF548M01-ND - MODULE BOARD BF548
ADSP-3PARCBF548E02-ND - KIT DEV STARTER BF548
ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548
Rev. C
|
Page 72 of 100
|
February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
HOSTDP A/C Timing-Host Read Cycle
Table 54 and Figure 45 describe the HOSTDP A/C host read
cycle timing requirements.
Table 54. Host Read Cycle Timing Requirements
Parameter
Min
Max
Units
Timing Requirements
tSADRDL
HOST_ADDR and HOST_CE Setup Before HOST_RD Falling Edge
4
ns
tHADRDH
HOST_ADDR and HOST_CE Hold After HOST_RD Rising Edge
2.5
ns
tRDWL
HOST_RD Pulse Width Low (ACK Mode)
tDRDYRDL + tRDYPRD + tDRDHRDY
ns
tRDWL
HOST_RD Pulse Width Low (INT Mode)
1.5
× t
SCLK + 8.7
ns
tRDWH
HOST_RD Pulse Width High or Time Between HOST_RD Rising Edge and
HOST_WR Falling Edge
2
× t
SCLK
ns
tDRDHRDY HOST_RD Rising Edge Delay After HOST_ACK Rising Edge (ACK Mode) 0
ns
Switching Characteristics
tSDATRDY
HOST_D15–0 Valid Prior HOST_ACK Rising Edge (ACK Mode)
tSCLK – 4.0
ns
tDRDYRDL
HOST_ACK Falling Edge After HOST_CE (ACK Mode)
11.25
ns
tRDYPRD
HOST_ACK Low Pulse-Width for Read Access (ACK Mode)
NM
1
ns
tDDARWH
HOST_D15–0 Disable After HOST_RD
8.0
ns
tACC
HOST_D15–0 Valid After HOST_RD Falling Edge (INT Mode)
1.5
× t
SCLK
ns
tHDARWH
HOST_D15–0 Hold After HOST_RD Rising Edge
1.0
ns
1 NM (Not Measured) — This parameter is based on t
SCLK. It is not measured because the number of SCLK cycles for which HOST_ACK remains low depends on the Host
DMA FIFO status. This is system design dependent.
In Figure 45, HOST_DATA is HOST_D0–D15.
Figure 45. HOSTDP A/C—Host Read Cycle
HOST_RD
HOST_ACK
HOST_DATA
tSADRDL
tHADRDH
tDRDHRDY
tHDARWH
tRDYPRD
tDRDYRDL
tSDATRDY
HOST_ADDR
HOST_CE
tRDWL
tRDWH
tACC
tDDARWH
相關(guān)PDF資料
PDF描述
ACM36DRKS CONN EDGECARD 72POS DIP .156 SLD
XC2C256-6FTG256C IC CR-II CPLD 256MCELL 256-FTBGA
ABM36DRKS CONN EDGECARD 72POS DIP .156 SLD
TAP685M035SRW CAP TANT 6.8UF 35V 20% RADIAL
VE-B1T-CX-B1 CONVERTER MOD DC/DC 6.5V 75W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ADSP-BF548BBCZ-5AA 功能描述:IC DSP 16BIT 533MHZ 400CSBGA 制造商:analog devices inc. 系列:Blackfin? 包裝:托盤 零件狀態(tài):有效 類型:定點 接口:CAN，SPI，SSP，TWI，UART，USB 時鐘速率:533MHz 非易失性存儲器:外部 片載 RAM:260kB 電壓 - I/O:2.50V，3.30V 電壓 - 內(nèi)核:1.25V 工作溫度:-40°C ~ 85°C（TA） 安裝類型:表面貼裝 封裝/外殼:400-LFBGA，CSPBGA 供應商器件封裝:400-CSPBGA（17x17） 標準包裝:1
ADSP-BF548BBCZ-5X 制造商:Analog Devices 功能描述:- Trays
ADSP-BF548MBBCZ-5M 功能描述:IC DSP 533MHZ W/DDR 400CSPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:Blackfin® 標準包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點 接口:I²C，McASP，McBSP 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應商設備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
ADSP-BF549BBCZ 制造商:Analog Devices 功能描述:
ADSP-BF549BBCZ-ENG 制造商:Analog Devices 功能描述:- Bulk
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*