參數(shù)資料
型號： ADSP-BF592KCPZ-2
廠商： Analog Devices Inc
文件頁數(shù)： 25/44頁
文件大?。?/td> 0K
描述： IC DSP CTRLR 200MHZ 64LFCSP
視頻文件： Blackfin? BF592 Introduction
特色產(chǎn)品： Blackfin Embedded Processor
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： I²C，I²S，IrDA，PPI，SPI，SPORT，UART
時鐘速率： 200MHz
非易失內(nèi)存： ROM（64 kB）
芯片上RAM： 64kB
電壓 - 輸入/輸出： 1.8V，2.5V，3.3V
電壓 - 核心： 1.29V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤
Rev. B
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July 2013
Serial Peripheral Interface (SPI) Port—Master Timing
Table 26 and Figure 19 describe SPI port master operations.
Table 26. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Min
Max
Min
Max
Unit
Timing Requirements
tSSPIDM
Data Input Valid to SCK Edge (Data Input Setup)
11.6
9.6
ns
tHSPIDM
SCK Sampling Edge to Data Input Invalid
–1.5
ns
Switching Characteristics
tSDSCIM
SPI_SELx low to First SCK Edge
2 × tSCLK – 1.5
ns
tSPICHM
Serial Clock High Period
2 × tSCLK – 1.5
ns
tSPICLM
Serial Clock Low Period
2 × tSCLK – 1.5
ns
tSPICLK
Serial Clock Period
4 × tSCLK – 1.5
ns
tHDSM
Last SCK Edge to SPI_SELx High
2 × tSCLK – 2
2 × tSCLK – 1.5
ns
tSPITDM
Sequential Transfer Delay
2 × tSCLK – 1.5
ns
tDDSPIDM
SCK Edge to Data Out Valid (Data Out Delay)
0606ns
tHDSPIDM
SCK Edge to Data Out Invalid (Data Out Hold)
–1
ns
Figure 19. Serial Peripheral Interface (SPI) Port—Master Timing
tSDSCIM
tSPICLK
tHDSM
tSPITDM
tSPICLM
tSPICHM
tHDSPIDM
tHSPIDM
tSSPIDM
SPIxSELy
(OUTPUT)
SPIxSCK
(OUTPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
CPHA = 1
CPHA = 0
tDDSPIDM
tHSPIDM
tSSPIDM
tHDSPIDM
tDDSPIDM
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PDF描述
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參數(shù)描述
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