參數(shù)資料
型號(hào)： AM79C978AVCW
廠商： ADVANCED MICRO DEVICES INC
元件分類： 微控制器/微處理器
英文描述： Single-Chip 1/10 Mbps PCI Home Networking Controller
中文描述： 5 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP144
封裝： TQFP-144
文件頁數(shù)： 101/256頁
文件大?。?/td> 3505K
代理商： AM79C978AVCW
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Am79C978A
101
before setting MEMEN. The
Am79C978A controller will only
respond to accesses to the Ex-
pansion
ROM
ROMEN (PCI Expansion ROM
Base Address register, bit 0) and
MEMEN are set to 1. Since ME-
MEN also enables the memory
mapped
access
Am79C978A I/O resources, the
PCI Memory Mapped I/O Base
Address register must be pro-
grammed with an address so that
the device does not claim cycles
not intended for it.
when
both
to
the
MEMEN is cleared by H_RESET
and is not effected by S_RESET
or by setting the STOP bit.
0
IOEN
I/O Space Access Enable. The
Am79C978A controller will ignore
all I/O accesses when IOEN is
cleared. The host must set IOEN
before the first I/O access to the
device. The PCI I/O Base Ad-
dress register must be pro-
grammed with a valid I/O address
before setting IOEN.
IOEN is cleared by H_RESET
and is not effected by S_RESET
or by setting the STOP bit.
PCI Status Register
Offset 06h
The PCI Status register is a 16-bit register that contains
status information for the PCI bus related events. It is
located at offset 06h in the PCI Configuration Space.
Bit
Name
Description
15
PERR
Parity Error. PERR is set when
the
Am79C978A
detects a parity error.
controller
The Am79C978A controller sam-
ples the AD[31:0], C/BE[3:0], and
the PAR lines for a parity error at
the following times:
In slave mode, during the ad-
dress phase of any PCI bus
command.
In slave mode, for all I/O, mem-
ory, and configuration write com-
mands
that
Am79C978A
controller
select
the
when
data is transferred (TRDY and
IRDY are asserted).
In master mode, during the data
phase of all memory read
commands.
In master mode, during the data
phase of the memory write com-
mand, the Am79C978A controller
sets the PERR bit if the target re-
ports a data parity error by
asserting the PERR signal.
PERR is not effected by the state
of the Parity Error Response en-
able bit (PCI Command register,
bit 6).
PERR is set by the Am79C978A
controller and cleared by writing a
1. Writing a 0 has no effect.
PERR is cleared by H_RESET
and is not affected by S_RESET
or by setting the STOP bit.
14
SERR
Signaled SERR. SERR is set
when the Am79C978A controller
detects an address parity error
and both SERREN and PERREN
(PCI Command register, bits 8
and 6) are set.
SERR is set by the Am79C978A
controller and cleared by writing a
1. Writing a 0 has no effect.
SERR is cleared by H_RESET
and is not affected by S_RESET
or by setting the STOP bit.
13
RMABORT Received Master Abort. RM-
ABORT
Am79C978A controller termi-
nates a master cycle with a mas-
ter abort sequence.
is
set
when
the
RMABORT
Am79C978A
cleared by writing a 1. Writing a 0
has no effect. RMABORT is
cleared by H_RESET and is not
affected by S_RESET or by
setting the STOP bit.
is
set
by
the
and
controller
12
RTABORT
Received Target Abort. RT-
ABORT is set when a target ter-
minates an Am79C978A master
cycle
with
a
sequence.
target
abort
相關(guān)PDF資料
PDF描述
AM79C978 Single-Chip 1/10 Mbps PCI Home Networking Controller
AM79C981 Integrated Multiport Repeater Plus⑩ (IMR+⑩)
AM79C981JC Integrated Multiport Repeater Plus⑩ (IMR+⑩)
AM79C982 basic Integrated Multiport Repeater (bIMR)
AM79C982-4JC basic Integrated Multiport Repeater (bIMR)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AM79C978KC/W 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:Single-Chip 1/10 Mbps PCI Home Networking Controller
AM79C978VC/W 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:Single-Chip 1/10 Mbps PCI Home Networking Controller
AM79C979BKC\\W 制造商:Advanced Micro Devices 功能描述:
AM79C98 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:Twisted-Pair Ethernet Transceiver (TPEX)
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