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參數(shù)資料
| 型號： | DAC1008D750HN |
| 廠商： | NXP Semiconductors N.V. |
| 元件分類： | 外設及接口 |
| 英文描述： | Dual 10-bit DAC; up to 750 Msps; 2×, 4× or 8× interpolating |
| 封裝： | DAC1008D750HN/C1<SOT804-3|<<<1<Always Pb-free,;DAC1008D750HN/C1<SOT804-3|<<<1<Always Pb-free,; |
| 文件頁數(shù)： | 96/99頁 |
| 文件大?。?/td> | 547K |
| 代理商： | DAC1008D750HN |
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DAC1008D750
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NXP B.V. 2011. All rights reserved.
Product data sheet
Rev. 2 — 5 January 2011
96 of 99
continued >>
NXP Semiconductors
DAC1008D750
2
×
, 4
×
or 8
×
interpolating DAC with JESD204A
bit description . . . . . . . . . . . . . . . . . . . . . . . . .51
Table 59. Page 2 register allocation map . . . . . . . . . . . .52
Table 60. MAINCONTROL register (address 00h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 61. JCLK_CNTRL register (address 03h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .53
Table 62. RST_EXT_FCLK register (address 04h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 63. RST_EXT_DCLK register (address 05h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 64. DCSMU_PREDIVCNT register (address 06h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 65. PLL_CHARGETIME register (address 07h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 66. PLL_RUN_IN_TIME register (address 08h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 67. CA_RUN_IN_TIME register (address 09h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 68. SET_VCM_VOLTAGE register (address 16h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 69. SET_SYNC register (address 17h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .54
Table 70. TYPE_ID register (address 1Bh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .55
Table 71. DAC_VERSION register (address 1Ch)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .55
Table 72. DIG_VERSION register (address 1Dh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .55
Table 73. JRX_ANA_VERSION register (address 1Eh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .55
Table 74. PAGE_ADDRESS register (address 1Fh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .55
Table 75. Lane common-mode voltage adjustment . . . . .56
Table 76. SYNC common-mode voltage adjustment . . . .56
Table 77. SYNC swing voltage adjustment . . . . . . . . . . .56
Table 78. Page 4 register allocation map . . . . . . . . . . . .57
Table 79. SR_DLP_0 register (address 00h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .59
Table 80. SR_DLP_1 register (address 01h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .59
Table 81. FORCE_LOCK register (address 02h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .59
Table 82. MAN_LOCK_LN_1_0 register (address 03h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .60
Table 83. MAN_LOCK_2_0 register (address 04h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .60
Table 84. CA_CNTRL register (address 05h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .60
Table 85. SCR_CNTRL register (address 06h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . .61
Table 86. ILA_CNTRL register (address 07h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 87. FORCE_ALIGN register (address 08h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 88. MAN_ALIGN_LN_0_1 register (address 09h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 89. MAN_ALIGN_LN_2_3 register (address 0Ah)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 90. FA_ERR_HANDLING register (address 0Bh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 91. SYNCOUT_MODE register (address 0Ch)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 92. LANE_POLARITY register (address 0Dh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 93. LANE_SELECT register (address 0Eh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 94. SOFT_RESET_SCRAMBLER register (address
10h) bit description . . . . . . . . . . . . . . . . . . . . . 65
Table 95. INIT_SCR_S15T8_LN0 register (address 11h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 96. INIT_SCR_S7T1_LN0 (address 12h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 97. INIT_SCR_S15T8_LN1 register (address 13h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 98. INIT_SCR_S7T1_LN1 register (address 14h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 99. INIT_SCR_S15T8_LN2 register (address 15h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 100. INIT_SCR_S7T1_LN2 register (address 16h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 101. INIT_SCR_S15T8_LN3 register (address 17h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 102. INIT_SCR_S7T1_LN3 register (address 18h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 103. INIT_ILA_BUFPTR_LN01 register (address 19h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 104. INIT_ILA_BUFPTR_LN23 register (address 1Ah)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 105. ERROR_HANDLING register (address 1Bh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 106. REINIT_CNTRL register (address 1Ch)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 107. PAGE_ADDRESS register (address 1Fh)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 68
Table 108. Page 5 register allocation map . . . . . . . . . . . . 69
Table 109. ILA_MON_1_0 register (address 00h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 110. ILA_MON_3_2 register (address 01h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 111. ILA_BUF_ERR register (address 02h)
bit description . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 112. CA_MON register (address 03h)
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