參數(shù)資料
型號： DS32512N+
廠商： Maxim Integrated Products
文件頁數(shù)： 67/130頁
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描述： IC LIU DS3/E3/STS-1 12P 484-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 30
類型： 線路接口裝置（LIU）
規(guī)程： DS3
電源電壓： 3.135 V ~ 3.465 V
安裝類型： 表面貼裝
封裝/外殼： 484-BGA
供應(yīng)商設(shè)備封裝： 484-BGA（23x23）
包裝： 管件
DS32506/DS32508/DS32512
41 of 130
Table 8-11. CLAD Clock Source Settings
CLAD[6:4]
REFCLK
CLKA
CLKB
CLKC
CLKD
000
Don't Care
DS3 input
E3 input
STS-1 input
Low output
001
DS3 input
DS3 output
E3 output
STS-1 output
77.76 or 19.44MHz output
010
E3 input
DS3 output
E3 output
STS-1 output
77.76 or 19.44MHz output
011
STS-1 input
DS3 output
E3 output
STS-1 output
77.76 or 19.44MHz output
100
77.76MHz input
DS3 output
E3 output
STS-1 output
77.76 or 19.44MHz output
101
19.44MHz input
DS3 output
E3 output
STS-1 output
77.76 or 19.44MHz output
110
38.88MHz input
DS3 output
E3 output
STS-1 output
77.76 or 19.44MHz output
111
12.80MHz input
DS3 output
E3 output
STS-1 output
77.76 or 19.44MHz output
Table 8-12. CLAD Clock Pin Output Settings
CLAD[3:0]*
CLKA PIN
CLKB PIN
CLKC PIN
CLKD PIN
XXX0
Low output
—
XXX1
PLL-A output
—-
—
XX0X
—
Low output
—
XX1X
—
PLL-B output
—
X0XX
—
Low output
—
X1XX
—
PLL-C output
—
0XXX
—
Low output
1XXX
—
PLL-D output
*When CLAD[6:4] = 000, CLKA, CLKB, and CLKC are inputs and CLKD is held low.
8.7.2 One-Second Reference Generator
The one-second reference signal can be used to update performance monitoring registers on a precise one-
second interval. The generated internal signal is a 50% duty cycle signal that is divided down from the indicated
reference signal. The low to high edge on this signal sets the GLOBAL.SRL:1SREFL latched one-second bit, which
can generate an interrupt if enabled. The low to high edge is used to initiate a performance monitor register update
when GLOBAL.CR1:GPM[1:0] = 1X. The internal one-second reference can be output on the GPIOB3 pin by
setting GLOBAL.CR1:G1SROE. The source for the one second reference is set by GLOBAL.CR1:G1SRS[3:0]. The
DS3, E3, and STS-1 reference clocks are sourced from the CLAD, if the CLAD is configured to generate them, or
from the CLKA, CLKB ,and CLKC pins, respectively.
Table 8-13. Global One-Second Reference Source
G1SRS[3:0]
SOURCE
0000
Disabled
0001
DS3 reference clock
0010
E3 reference clock
0011
STS-1 reference clock
0100
Port 1 TCLK
0101
Port 2 TCLK
0110
Port 3 TCLK
0111
Port 4 TCLK
1000
Port 5 TCLK
1001
Port 6 TCLK
1010
Port 7 TCLK
1011
Port 8 TCLK
1100
Port 9 TCLK
1101
Port 10 TCLK
1110
Port 11 TCLK
1111
Port 12 TCLK
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PDF描述
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參數(shù)描述
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