參數(shù)資料
型號: DSM2190F4V
廠商: 意法半導體
元件分類: 數(shù)字信號處理
英文描述: 16-bit fixed point DSP with Flash
中文描述: 具有閃存的 16 位定點 DSP
文件頁數(shù): 48/61頁
文件大?。?/td> 530K
代理商: DSM2190F4V
DSM2190F4
48/61
Table 28. CPLD Macrocell Synchronous Clock Mode Timing
Note: 1. Fast Slew Rate output available on PB3-PB0, and PD2-PD0.
2. CLKIN (PD1) t
CLCL
= t
CH
+ t
CL
.
Table 29. CPLD Macrocell Asynchronous Clock Mode Timing
Symbol
Parameter
Conditions
-15
PT
Aloc
Turbo
Off
Slew
Rate
1
Unit
Min
Max
f
MAX
Maximum Frequency
External Feedback
1/(t
S
+t
CO
)
18.8
MHz
Maximum Frequency
Internal Feedback (f
CNT
)
1/(t
S
+t
CO
–10)
23.2
MHz
Maximum Frequency
Pipelined Data
1/(t
CH
+t
CL
)
33.3
MHz
t
S
Input Setup Time
25
Add 4
Add 20
ns
t
H
Input Hold Time
0
ns
t
CH
Clock High Time
Clock Input
15
ns
t
CL
Clock Low Time
Clock Input
15
ns
t
CO
Clock to Output Delay
Clock Input
28
Sub 6
ns
t
ARD
CPLD Array Delay
Any Macrocell
29
Add 4
ns
t
MIN
Minimum Clock Period
2
t
CH
+t
CL
29
ns
Symbol
Parameter
Conditions
-15
PT
Aloc
Turbo
Off
Slew
Rate
Unit
Min
Max
f
MAXA
Maximum Frequency
External Feedback
1/(t
SA
+t
COA
)
19.2
MHz
Maximum Frequency
Internal Feedback (f
CNTA
)
1/(t
SA
+t
COA
–10)
23.8
MHz
Maximum Frequency
Pipelined Data
1/(t
CHA
+t
CLA
)
27
MHz
t
SA
Input Setup Time
12
Add 4
Add 20
ns
t
HA
Input Hold Time
15
ns
t
CHA
Clock High Time
22
Add 20
ns
t
CLA
Clock Low Time
15
Add 20
ns
t
COA
Clock to Output Delay
40
Add 20
Sub 6
ns
t
ARD
CPLD Array Delay
Any Macrocell
29
Add 4
ns
t
MINA
Minimum Clock Period
1/f
CNTA
42
ns
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