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參數(shù)資料
型號： DSP56301PW100
廠商： Freescale Semiconductor
文件頁數(shù)： 72/124頁
文件大?。?/td> 0K
描述： IC DSP 24BIT FIXED-POINT 208LQFP
標準包裝： 36
系列： DSP563xx
類型： 定點
接口： 主機接口，SSI，SCI
時鐘速率： 100MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 208-LQFP
供應商設(shè)備封裝： 208-LQFP
包裝： 托盤
AC Electrical Characteristics
DSP56301 Technical Data, Rev. 10
Freescale Semiconductor
2-25
170
CAS deassertion pulse width
tCP
6.25
× TC – 6.0
74.1
—
56.5
—
ns
171
Row address valid to RAS assertion
tASR
6.25
× TC 4.0
74.1
—
58.5
—
ns
172
RAS assertion to row address not valid
tRAH
2.75
× TC 4.0
30.4
—
23.5
—
ns
173
Column address valid to CAS assertion
tASC
0.75
× TC 4.0
5.4
—
3.5
—
ns
174
CAS assertion to column address not valid
tCAH
6.25
× TC 4.0
74.1
—
58.5
—
ns
175
RAS assertion to column address not valid
tAR
9.75
× TC 4.0
117.9
—
93.5
—
ns
176
Column address valid to RAS deassertion
tRAL
7
× TC 4.0
83.5
—
66.0
—
ns
177
WR deassertion to CAS assertion
tRCS
5
× TC 3.8
58.7
—
46.2
—
ns
178
CAS deassertion to WR4 assertion
tRCH
1.75
× TC – 3.7
18.2
—
13.8
—
ns
179
RAS deassertion to WR4 assertion
tRRH
80 MHz:
0.25
× TC 2.6
100 MHz:
0.25
× TC 2.0
0.5
—
0.5
—
ns
180
CAS assertion to WR deassertion
tWCH
6
× TC 4.2
70.8
—
55.8
—
ns
181
RAS assertion to WR deassertion
tWCR
9.5
× TC 4.2
114.6
—
90.8
—
ns
182
WR assertion pulse width
tWP
15.5
× TC 4.5
189.3
—
150.5
—
ns
183
WR assertion to RAS deassertion
tRWL
15.75
× TC 4.3
192.6
—
153.2
—
ns
184
WR assertion to CAS deassertion
tCWL
14.25
× TC 4.3
173.8
—
138.2
—
ns
185
Data valid to CAS assertion (write)
tDS
8.75
× TC 4.0
105.4
—
83.5
—
ns
186
CAS assertion to data not valid (write)
tDH
6.25
× TC 4.0
74.1
—
58.5
—
ns
187
RAS assertion to data not valid (write)
tDHR
9.75
× TC 4.0
117.9
—
93.5
—
ns
188
WR assertion to CAS assertion
tWCS
9.5
× TC 4.3
114.5
—
90.7
—
ns
189
CAS assertion to RAS assertion (refresh)
tCSR
1.5
× TC 4.0
14.8
—
11.0
—
ns
190
RAS deassertion to CAS assertion (refresh)
tRPC
4.75
× TC 4.0
55.4
—
43.5
—
ns
191
RD assertion to RAS deassertion
tROH
15.5
× TC 4.0
189.8
—
151.0
—
ns
192
RD assertion to data valid
tGA
80 MHz:
14
× TC 6.5
100 MHz:
14
× TC 5.7
—
168.5
—
134.3
ns
193
RD deassertion to data not valid3
tGZ
0.0
—
0.0
—
ns
194
WR assertion to data active
0.75
× TC – 1.5
9.1
—
6.0
—
ns
195
WR deassertion to data high impedance
0.25
× TC
—3.1
—2.5
ns
Notes:
1.
The number of wait states for an out-of-page access is specified in the DCR.
2.
The refresh period is specified in the DCR.
3.
RD deassertion always occurs after CAS deassertion; therefore, the restricted timing is tOFF and not tGZ.
4.
Either tRCH or tRRH must be satisfied for read cycles.
Table 2-14.
DRAM Out-of-Page and Refresh Timings, Fifteen Wait States1, 2 (Continued)
No.
Characteristics3
Symbol
Expression
80 MHz
100 MHz
Unit
Min
Max
Min
Max
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