PCI Mode Timing Parameters
參數(shù)資料
型號： DSP56301PW100
廠商： Freescale Semiconductor
文件頁數(shù)： 88/124頁
文件大小： 0K
描述： IC DSP 24BIT FIXED-POINT 208LQFP
標(biāo)準(zhǔn)包裝： 36
系列： DSP563xx
類型： 定點
接口： 主機接口，SSI，SCI
時鐘速率： 100MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 208-LQFP
供應(yīng)商設(shè)備封裝： 208-LQFP
包裝： 托盤
DSP56301 Technical Data, Rev. 10
2-40
Freescale Semiconductor
Specifications
Table 2-20.
PCI Mode Timing Parameters1
No.
Characteristic10
Symbol
80 MHz
100 MHz
Unit
Min
Max
Min
Max
349
HCLK to Signal Valid Delay—Bussed Signals
tVAL
2.0
11.0
2.0
11.0
ns
350
HCLK to Signal Valid Delay—Point to Point
tVAL(ptp)
2.0
12.0
2.0
12.0
ns
351
Float to Active Delay
tON
2.0
—
2.0
—
ns
352
Active to Float Delay
tOFF
—
28.0
—
28.0
ns
353
Input Set Up Time to HCLK—Bussed Signals
tSU
7.0
—
7.0
—
ns
354
Input Set Up Time to HCLK—Point to Point
tSU(ptp)
10.0, 12.0
—
10.0, 12.0
—
ns
355
Input Hold Time from HCLK
tH
0.0
—
0.0
—
ns
356
Reset Active Time After Power Stable
tRST
1.0
—
1.0
—
ms
357
Reset Active Time After HCLK Stable
tRST-CLK
100.0
—
100.0
—
μs
358
Reset Active to Output Float Delay
tRST-OFF
—
40.0
—
40.0
ns
359
HCLK Cycle Time
tCYC
30.0
—
30.0
—
ns
360
HCLK High Time
tHIGH
11.0
—
11.0
—
ns
361
HCLK Low Time
tLOW
11.0
—
11.0
—
ns
Notes:
1.
For standard PCI timing, see the PCI Local Bus Specification, Rev. 2.0, especially Chapters 3 and 4.
2.
The HI32 supports these timings for a PCI bus operating at 33 MHz for a DSP clock frequency of 56 MHz and above. The DSP
core operating frequency should be greater than 5/3 of the PCI bus frequency to maintain proper PCI operation.
3.
HGNT has a setup time of 10 ns. HREQ has a setup time of 12 ns.
Figure 2-36.
PCI Timing
HCLK
OUTPUT
High
OUTPUT
INPUT
DELAY
359
361
349
360
351
352
355
350
353
354
Impedance
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