參數(shù)資料
型號： DSP56301PW80
廠商： Freescale Semiconductor
文件頁數(shù)： 53/124頁
文件大?。?/td> 0K
描述： IC DSP 24BIT 80MHZ 208-LQFP
標準包裝： 36
系列： DSP563xx
類型： 定點
接口： 主機接口，SSI，SCI
時鐘速率： 80MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 208-LQFP
供應(yīng)商設(shè)備封裝： 208-LQFP
包裝： 托盤
DSP56301 Technical Data, Rev. 10
2-8
Freescale Semiconductor
Specifications
21
Delay from WR assertion to interrupt request deassertion
for level sensitive fast interrupts1
DRAM for all WS7
SRAM WS = 1
SRAM WS = 2, 3
SRAM WS
≥ 4
80 MHz:
(WS + 3.5)
× TC – 12.4
100 MHz:
(WS + 3.5)
× TC – 10.94
80 MHz:
(WS + 3.5)
× TC – 12.4
100 MHz:
(WS + 3.5)
× TC – 10.94
80 MHz:
(WS + 3)
× TC – 12.4
100 MHz:
(WS + 3)
× TC – 10.94
80 MHz:
(WS + 2.5)
× TC – 12.4
100 MHz:
(WS + 2.5)
× TC – 10.94
—
Note 8
—
Note 8
ns
22
Synchronous interrupt setup time from IRQA, IRQB,
IRQC, IRQD, NMI assertion to the CLKOUT Transition 2
7.4
TC
5.9
TC
ns
23
Synchronous interrupt delay time from the CLKOUT
Transition 2 to the first external address output valid
caused by the first instruction fetch after coming out of
Wait Processing state
Minimum
Maximum
8.25
× TC + 1.0
24.75
× TC + 5.0
116.6
—
314.4
83.5
—
252.5
ns
24
Duration for IRQA assertion to recover from Stop state
7.4
—
5.9
—
ns
25
Delay from IRQA assertion to fetch of first instruction
(when exiting Stop)2, 3
PLL is not active during Stop (PCTL Bit 17 = 0) and
Stop delay is enabled (Operating Mode Register Bit 6
= 0)
PLL is not active during Stop (PCTL Bit 17 = 0) and
Stop delay is not enabled (Operating Mode Register
Bit 6 = 1)
PLL is active during Stop (PCTL Bit 17 = 1) (Implies
No Stop Delay)
PLC
× ETC × PDF + (128 K
PLC/2)
× TC
PLC
× ETC × PDF + (23.75 ±
0.5)
× TC
(9.25 ± 0.5)
× TC
1.6
290.6 ns
109.4
17.0
15.4 ms
121.9
1.3
232.5
ns
87.5
13.6
12.3
ms
97.5
ms
ns
26
Duration of level sensitive IRQA assertion to ensure
interrupt service (when exiting Stop)2, 3
PLL is not active during Stop (PCTL Bit 17 = 0) and
Stop delay is enabled (Operating Mode Register Bit 6
= 0)
PLL is not active during Stop (PCTL Bit 17 = 0) and
Stop delay is not enabled (Operating Mode Register
Bit 6 = 1)
PLL is active during Stop (PCTL Bit 17 = 1) (implies no
Stop delay)
PLC
× ETC × PDF + (128K
PLC/2)
× TC
PLC
× ETC × PDF +
(20.5
± 0.5) × TC
5.5
× TC
17.0
15.4
68.8
—
13.6
12.3
55.0
—
ms
ns
27
Interrupt Request Rate
HI32, ESSI, SCI, Timer
DMA
IRQ, NMI (edge trigger)
IRQ, NMI (level trigger)
12
× TC
8
× TC
8
× TC
12
× TC
—
150.0
100.0
150.0
—
120.0
80.0
120.0
ns
Table 2-7.
Reset, Stop, Mode Select, and Interrupt Timing6 (Continued)
No.
Characteristics
Expression
80 MHz
100 MHz
Unit
Min
Max
Min
Max
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