DRAM Page Mode Timings, Four " />
參數(shù)資料
型號(hào)： DSP56301PW80
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 65/124頁(yè)
文件大?。?/td> 0K
描述： IC DSP 24BIT 80MHZ 208-LQFP
標(biāo)準(zhǔn)包裝： 36
系列： DSP563xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 80MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 208-LQFP
供應(yīng)商設(shè)備封裝： 208-LQFP
包裝： 托盤
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)當(dāng)前第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)
AC Electrical Characteristics
DSP56301 Technical Data, Rev. 10
Freescale Semiconductor
2-19
Table 2-11.
DRAM Page Mode Timings, Four Wait States1, 2, 3
No.
Characteristics
Symbol
Expression
80 MHz
100 MHz
Unit
Min
Max
Min
Max
131
Page mode cycle time for two consecutive accesses of the
same direction
Page mode cycle time for mixed (read and write) accesses
tPC
5
× TC
4.5
× TC
62.5
56.2
—
50.0
45.0
—
ns
132
CAS assertion to data valid (read)
tCAC
2.75
× TC 5.7
—
28.7
—
21.8
ns
133
Column address valid to data valid (read)
tAA
3.75
× TC 5.7
—
41.2
—
31.8
ns
134
CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
0.0
—
ns
135
Last CAS assertion to RAS deassertion
tRSH
3.5
× TC 4.0
39.8
—
31.0
—
ns
136
Previous CAS deassertion to RAS deassertion
tRHCP
6
× TC 4.0
71.0
—
56.0
—
ns
137
CAS assertion pulse width
tCAS
2.5
× TC 4.0
27.3
—
21.0
—
ns
138
Last CAS deassertion to RAS assertion5
BRW[1–0] = 00
BRW[1–0] = 01
BRW[1–0] = 10
BRW[1–0] = 11
tCRP
Not supported
4.25
× TC 6.0
5.25
× TC 6.0
7.25
× TC 6.0
—
47.2
59.6
84.6
—
36.5
46.5
66.5
—
ns
139
CAS deassertion pulse width
tCP
2
× TC 4.0
21.0
—
16.0
—
ns
140
Column address valid to CAS assertion
tASC
TC 4.0
8.5
—
6.0
—
ns
141
CAS assertion to column address not valid
tCAH
3.5
× TC 4.0
39.8
—
31.0
—
ns
142
Last column address valid to RAS deassertion
tRAL
5
× TC 4.0
58.5
—
46.0
—
ns
143
WR deassertion to CAS assertion
tRCS
1.25
× TC 4.0
11.8
—
8.5
—
ns
144
CAS deassertion to WR assertion
tRCH
1.25
× TC – 3.7
11.9
—
8.8
—
ns
145
CAS assertion to WR deassertion
tWCH
3.25
× TC 4.2
36.4
—
28.3
—
ns
146
WR assertion pulse width
tWP
4.5
× TC 4.5
51.8
—
40.5
—
ns
147
Last WR assertion to RAS deassertion
tRWL
4.75
× TC 4.3
55.1
—
43.2
—
ns
148
WR assertion to CAS deassertion
tCWL
3.75
× TC 4.3
42.6
—
33.2
—
ns
149
Data valid to CAS assertion (write)
tDS
0.5
× TC – 4.8
1.5
—
0.2
—
ns
150
CAS assertion to data not valid (write)
tDH
3.5
× TC 4.0
39.8
—
31.0
—
ns
151
WR assertion to CAS assertion
tWCS
1.25
× TC 4.3
11.3
—
8.2
—
ns
152
Last RD assertion to RAS deassertion
tROH
4.5
× TC 4.0
52.3
—
41.0
—
ns
153
RD assertion to data valid
tGA
3.25
× TC 5.7
—
34.9
—
26.8
ns
154
RD deassertion to data not valid6
tGZ
0.0
—
0.0
—
ns
155
WR assertion to data active
0.75
× TC – 1.5
7.9
—
6.0
—
ns
156
WR deassertion to data high impedance
0.25
× TC
—3.1
—2.5
ns
Notes:
1.
The number of wait states for Page mode access is specified in the DCR.
2.
The refresh period is specified in the DCR.
3.
The asynchronous delays specified in the expressions are valid for DSP56301.
4.
All the timings are calculated for the worst case. Some of the timings are better for specific cases (for example, tPC equals
3
× TC for read-after-read or write-after-write sequences).
5.
BRW[1–0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access. N/A = does not apply because 100 MHz requires a minimum of three wait states.
6.
RD deassertion always occurs after CAS deassertion; therefore, the restricted timing is tOFF and not tGZ.
相關(guān)PDF資料
PDF描述
VE-26Z-CW-S CONVERTER MOD DC/DC 2V 40W
MIC281-0BM6 TR IC SUPERVISOR THERMAL SOT23-6
VJ1206A821JBBAT4X CAP CER 820PF 100V 5% NP0 1206
VI-21D-CW-F4 CONVERTER MOD DC/DC 85V 100W
EBC05DRES-S13 CONN EDGECARD 10POS .100 EXTEND
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
DSP56301UMAD 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DSP56301 Users Manual Addendum
DSP56301VF100 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC 100Mhz/100MMACS RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
DSP56301VF80 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC MAP DSP RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
DSP56301VF80B1 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC DSP56301VF80B1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
DSP56301VL100 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Digital Signal Processor
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*