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參數(shù)資料
| 型號： | DSPB56362AG120 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 138/152頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 標準包裝： | 60 |
| 系列： | DSP56K/Symphony |
| 類型： | 音頻處理器 |
| 接口： | 主機接口，I²C，SAI，SPI |
| 時鐘速率： | 120MHz |
| 非易失內存： | ROM（126 kB） |
| 芯片上RAM： | 42kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-LQFP（20x20） |
| 包裝： | 托盤 |
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Serial Host Interface (SHI) I2C Protocol Timing
DSP56362 Technical Data, Rev. 4
3-60
Freescale Semiconductor
3.13.1
Programming the Serial Clock
The programmed serial clock cycle, TI
2
CCP, is specified by the value of the HDM[5:0] and HRS bits of
the HCKR (SHI clock control register).
The expression for TI
2
CCP is
where:
HRS is the prescaler rate select bit.
When HRS is cleared, the fixed divide-by-eight prescaler is operational.
When HRS is set, the prescaler is bypassed.
HDM[7:0] are the divider modulus select bits.
A divide ratio from 1 to 64 (HDM[5:0] = 0 to $3F) may be selected.
In I2C mode, the user may select a value for the programmed serial clock cycle from
to
The programmed serial clock cycle (TI2CCP), SCL rise time (TR), and the filters selected should be chosen
in order to achieve the desired SCL frequency, as shown in Table 3-23
187
Last SCL edge to HREQ output not
deasserted
Filters bypassed
Narrow filters enabled
Wide filters enabled
TAS;RQO
2
× T
C + 30
2
× T
C + 80
2
× T
C + 135
50
100
155
—
50
100
155
—
ns
188
HREQ in assertion to first SCL edge
Filters bypassed
Narrow filters enabled
Wide filters enabled
TAS;RQI
0.5
× T
I2CCP
—
0.5
× T
C - 21
4327
4282
4238
—
927
882
838
—
ns
Note: RP (min) = 1.5 k
Table 3-22 SHI I2C Protocol Timing (continued)
Standard I2C*
No.
Characteristics
Symbol/
Expression
Standard
Fast-Mode
Unit
Min
Max
Min
Max
T
I
2CCP
TC 2
×
HDM 7 0
:
[] 1
+
()
×
71
(
HRS
) 1
+
–
×
()
×
[]
=
6TC if HDM 5 0
:
[]
02 and HRS
$
1
==
()
×
4096 TC if HDM 7 0
:
[]
FF and HRS
$
0
==
()
×
相關PDF資料 |
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