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參數(shù)資料
| 型號(hào)： | IDT82V2108PXG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 11/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 標(biāo)準(zhǔn)包裝： | 11 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 128-PQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108PXG |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Operation
98
March 5, 2009
4.1.3
OPERATION EXAMPLE
In this chapter, some common operation examples are given for
reference.
4.1.3.1
Using HDLC Receiver
Before using the HDLC Receiver, the TXCISEL (b3, E1-00AH)
must be set to ‘0’ to enable the HDLC data link position for receive path.
Since three HDLC Receive data links are integrated in one framer,
one of the three HDLC Receive data links must be selected in the
RHDLCSEL[1:0] (b7~6, E1-00AH). Then the HDLC data link can be con-
figured to extract from even and/or odd frames, from any time slot, and
from any bit. The following examples show how to select the HDLC
Receiver data link positions:
a. Extract the HDLC data link from all bits of TS16 in HDLC
Receive #1:
- set the TXCISEL (b3, E1-00AH) to ‘0’;
- set the RHDLCSEL[1:0] (b7~6, E1-00AH) to ‘00’;
- set the DL1_EVEN (b7, E1-028H) to ‘0’;
- set the DL1_ODD (b6, E1-028H) to ‘0’;
- set the TS16_EN (b5, E1-028H) to ‘1’.
b. Extract the HDLC data link from the Sa8 National bit in HDLC
Receive #1:
- set the TXCISEL (b3, E1-00AH) to ‘0’;
- set the RHDLCSEL[1:0] (b7~6, E1-00AH) to ‘00’;
- set the DL1_EVEN (b7, E1-028H) to ‘0’;
- set the DL1_ODD (b6, E1-028H) to ‘1’;
- set the TS16_EN (b5, E1-028H) to ‘0’;
- set the DL1_TS[4:0] (b4~0, E1-028H) to ‘00000’;
- set the DL1_BIT[7:0] (b7~0, E1-029H) to ‘00000001’.
c. Extract the HDLC data link from all bits of TS20 of all frames in
HDLC Receive #2:
- set the TXCISEL (b3, E1-00AH) to ‘0’;
- set the RHDLCSEL[1:0] (b7~6, E1-00AH) to ‘01’;
- set the DL2_EVEN (b7, E1-02AH) to ‘1’;
- set the DL2_ODD (b6, E1-02AH) to ‘1’;
- set the DL2_TS [4:0] (b4~0, E1-02AH) to ‘10100’;
- set the DL2_BIT [7:0] (b7~0, E1-02BH) to ‘11111111’.
After setting the HDLC data link position properly, the selected
HDLC Receiver should be enabled by setting the EN (b0, E1-048H) to
logic 1. If needed, set the MEN (b3, E1-048H) and the MM (b2, E1-
048H) to determine which Address Matching Mode to be used (refer to
Chapter 5.2 Register Description for details). After setting these 3 bits,
the RHDLC Primary Address Match register and the RHDLC Secondary
Address Match register should be set to proper values. If the INTC[6:0]
(b6~0, E1-049H) are set, whenever the number of bytes in the RHDLC
FIFO exceeds the value set in the INTC[6:0] (b6~0, E1-049H), the INTR
(b0, E1-04AH) will be set to logic 1. This interrupt will persist until the
RHDLC FIFO becomes empty. Setting the INTE (b7, E1-049H) to logic 1
allows the internal interrupt status to be propagated to the INT output
pin.
After setting these registers properly, the HDLC data can be
received in a polled or interrupt driven mode.
- Interrupt Driven Mode
When the INTE (b7, E1-049H) is set to logic 1, if the INT pin is
asserted, the source of the interrupt should be first identified by reading
the Interrupt ID register and Interrupt Source registers. If the source of
the interrupt is HDLC Receive, the Interrupt Service procedure will be
carried out as shown in Figure 73.
- Polling Mode
In polling mode, the operation procedure is the same as Figure 73,
except that the entry of the service is from a local timer rather than an
interrupt.
Transmit Multi-
plexed Mode
(Continued)
027H
00010000
The FIFO is set to self-center its read pointer.
0A7H
00010000
127H
00010000
1A7H
00010000
227H
00010000
2A7H
00010000
327H
00010000
3A7H
00010000
Note:
1. In the ‘Register’ column, except for the Transmit Multiplexed mode, the register position of the Framer 1 is listed to represent the set of the registers of eight framers. The other registers
positions are tabulated in the ‘Register Map’. However, in the Transmit Multiplexed mode, the registers positions of eight framers are all listed.
2. The ‘Description’ illustrates the fundamental function of the operation mode. The others can be configured as desired.
Table 42: Various Operation Modes in Transmit Path for Reference (Continued)
Mode
Register 1
Value (from Bit7 to Bit0)
Description 2
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