參數(shù)資料
型號(hào)： IDT82V2108PXG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 233/292頁(yè)
文件大?。?/td> 0K
描述： IC FRAMER T1/J1/E1 8CH 128-PQFP
標(biāo)準(zhǔn)包裝： 11
控制器類(lèi)型： T1/E1/J1 調(diào)幀器
接口： 并聯(lián)
電源電壓： 2.97 V ~ 3.63 V
電流 - 電源： 160mA
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 128-BFQFP
供應(yīng)商設(shè)備封裝： 128-PQFP（14x20）
包裝： 托盤(pán)
其它名稱： 82V2108PXG
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
35
March 5, 2009
3.11.1.2
Receive Clock Master Mode
In the Receive Clock Master mode, each framer uses its own clock
signal on the RSCKn pin and framing signal on the RSFSn pin to output
the data on each RSDn pin. As the common framing signal RSCFS is
not used, the FPMODE bit (b5, E1-011H) must be set to ‘0’.
In the Receive Clock Master Mode, the bit rate on the RSDn pin is
2.048Mb/s.
In the Receive Clock Master Mode, RSFSn can be configured by
the PERTS_RSFS (b3, E1-00EH) and REF_MRSFS (b2, E1-00EH) to
output all zeros, to indicate the frame position or to output the same
pulse as RSCFS. When it is defined to indicate the frame position, it can
indicate the first bit of a Basic Frame, Signaling Multi-Frame, CRC-Multi-
frame, or both the Signaling and CRC-multiframe. This selection is made
by the ROHM, BRXSMFP, BRXCMFP, ALTIFP (b3, b2, b1, b0, E1-
011H). When RSFSn is used for framing pulse indication, the valid polar-
ity of it is configured by the FPINV (b6, E1-011H). In this case, if the
FPMODE (b5, E1-011H) is low, RSFSn can only indicate the Basic
Frame no matter what the setting in the ROHM, BRXSMFP, BRXCMFP,
ALTIFP (b3, b2, b1, b0, E1-011H) is.
In the Receive Clock Master Mode, the data on the system inter-
face is clocked by RSCKn. The active edge of RSCKn used to update
the data on RSDn and RSFSn is determined by the DE (b4, E1-010H)
and the FE (b3, E1-010H) respectively as shown in Table 14.
The Receive Clock Master Mode includes two sub-modes: Receive
Clock Master Full E1 Mode and Receive Clock Master Fractional E1
(with F-bit) Mode.
3.11.1.2.1
Receive Clock Master Full E1 Mode
Besides all the common functions described in the Receive Clock
Master mode, the special feature in this mode (refer to Figure 15) is that
RSCKn is a standard 2.048MHz clock, and the data in all 32 time slots in
a standard E1 frame is clocked out by RSCKn.
Figure 16 shows the functional timing examples. Bit 1 of each time
slot is the first bit to be output.
Figure 15. Receive Clock Master Full E1 or T1/J1 Mode
Table 14: Active Edge Selection of RSCK (in E1 Receive Clock
Master Mode)
the Bit Determining the Active Edge of RSCKn
RSFSn
FE (b3, E1-010H)
RSDn
DE (b4, E1-010H)
Note:
If the setting in the FE (b3, E1-010H) and DE (b4, E1-010H) is different, RSFSn will be
one clock edge ahead of RSDn.
Receive
System
Interface
Frame
Processor
DPLL
RSD[1:8] *
RSFS[1:8] *
RSCK[1:8]
LRCK[1:8]
LRD[1:8]
RECEIVER
Note: * RSD, RSFS are timed to RSCK
FIFO
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PDF描述
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