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參數(shù)資料
| 型號： | IDT82V2108PXG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 278/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 標準包裝： | 11 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 128-PQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108PXG |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
76
March 5, 2009
Figure 62. T1/J1 Transmit Multiplexed Mode - Functional Timing Example 2
3.13.2.4
Parity Check
In the above four modes, parity check is calculated over the bits in
the previous frame and the result is input into the F-bit on the TSDn/
MTSD and TSSIGn/MTSSIG pins. The even parity or odd parity is cho-
sen by the TPTYP (b7, T1/J1-002H) and whether the F-bit is calculated
or not is determined by the PTY_EXTD (b3, T1/J1-002H). The parity
error event on the TSDn pin will be captured by the TSDI (b5, T1/J1-
002H) and the parity error event on the TSSIGn pin will be captured by
the TSSIGI (b4, T1/J1-002H). The TSDI (b5, T1/J1-002H) and TSSIGI
(b4, T1/J1-002H) will be cleared after being read. The parity error will
cause an interrupt on the INT pin if the TPRTYE (b6, T1/J1-002H) is
enabled.
3.13.2.5
Offset
When the system clock rate is 2.048MHz (in Transmit Clock Slave
T1/J1 mode E1 rate mode) or 8.192MHz (in Transmit Multiplexed
mode), the channel offset and/or bit offset between TSCFS/MTSCFS
and the start of the corresponding frame on TSDn/MTSD can be config-
ured. The channel offset and bit offset can be set in both single clock
mode (CMS [b5, T1/J1-015H] = 0) and double clock mode (CMS [b5, T1/
J1-015H] = 1).
The channel offset is enabled by setting a non-zero value into the
TSOFF[6:0] (b6~0, T1/J1-014H). The TSOFF[6:0] (b6~0, T1/J1-014H)
give a binary representation.
The bit offset is enabled by setting a non-zero value into the
BOFF[2:0] (b2~0, T1/J1-015H). The bit offset value equals the setting in
the BOFF[2:0] (b2~0, T1/J1-015H). That is, ‘000’ in the BOFF[2:0]
(b2~0, T1/J1-015H) means no bit offset; ‘001’ in the BOFF[2:0] (b2~0,
T1/J1-015H) means one bit offset, and so on (refer to the examples in
Figure 63 and Figure 64). When the bit offset is configured, the signal on
TSSIGn/MTSSIG or the pulse on TSFSn is aligned to RSDn/MRSD.
MTSCFS
MTSCCKB
F
Framer1_CH1
45
6
12
3
8
7
F
P
8
B
A
D
C
P
D
P
MTSD
MTSSIG
CH1-1
CH1-2
CH24-8
CH1-3
CH1-4
CH1-5
CH24-7
LTDn
LTCKn
X X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
F-bit
The CMS (b5, T1/J1-015H) is logic 1, i.e., the bankplane clock rate is 16.384Mbit/s.
The TSCCKBFALL (b3, T1/J1-004H) is logic 0.
In this example, Framer1 to Framer4 are supposed to be demultiplexed from one multiplexed bus.
The TSOFF[6:0] of Framer1 are set to 7'b0000000, the TSOFF[6:0] of Framer2 are set to 7'b0000001,
the TSOFF[6:0] of Framer3 are set to 7'b0000010, the TSOFF[6:0] of Framer4 are set to 7'b0000011,
the BOFF of the four Framers are set to logic 0:
Line Interface (of any of the Framer1 to Framer4). LTCK is 1.544M:
F-bit
Parity
bit
Framer2
F-bit
Parity
bit
Framer3
F-bit
Parity
bit
F-bit
Parity
bit
Framer1
Framer4
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