參數(shù)資料
型號： IDT82V3202NLG8
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 105/117頁
文件大?。?/td> 0K
描述： IC PLL WAN EBU SGL 68-VFQFPN
標準包裝： 2,500
類型： 時鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 無/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 68-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 68-VFQFPN（10x10）
包裝： 帶卷 (TR)
其它名稱： 82V3202NLG8
IDT82V3202
EBU WAN PLL
Programming Information
88
September 11, 2009
DPLL_FREQ_SOFT_LIMIT_CNFG - DPLL Soft Limit Configuration
DPLL_FREQ_HARD_LIMIT[7:0]_CNFG - DPLL Hard Limit Configuration 1
DPLL_FREQ_HARD_LIMIT[15:8]_CNFG - DPLL Hard Limit Configuration 2
Address: 65H
Type: Read / Write
Default Value: 10001100
Bit
Name
Description
7
FREQ_LIMT_PH_LOS
This bit determines whether the T0 DPLL in hard alarm status will result in it unlocked.
0: Disabled.
1: Enabled. (default)
6 - 0
DPLL_FREQ_SOFT_LIMT[6:0]
These bits represent an unsigned integer. If the value is multiplied by 0.724, the DPLL soft limit for T0 path in ppm will
be gotten.
The DPLL soft limit is symmetrical about zero.
Address: 66H
Type: Read / Write
Default Value: 10101011
Bit
Name
Description
7 - 0
DPLL_FREQ_HARD_LIMT[7:0] Refer to the description of the DPLL_FREQ_HARD_LIMT[15:8] bits (b7~0, 67H).
Address: 67H
Type: Read / Write
Default Value: 00011001
Bit
Name
Description
7 - 0
DPLL_FREQ_HARD_LIMT[15:8]
The DPLL_FREQ_HARD_LIMT[15:0] bits represent an unsigned integer. If the value is multiplied by 0.0014, the
DPLL hard limit for T0 path in ppm will be gotten.
The DPLL hard limit is symmetrical about zero.
765
4
3
2
1
0
FREQ_LIMT_P
H_LOS
DPLL_FREQ_S
OFT_LIMT6
DPLL_FREQ_S
OFT_LIMT5
DPLL_FREQ_S
OFT_LIMT4
DPLL_FREQ_S
OFT_LIMT3
DPLL_FREQ_S
OFT_LIMT2
DPLL_FREQ_S
OFT_LIMT1
DPLL_FREQ_S
OFT_LIMT0
765
4
3
2
1
0
DPLL_FREQ_H
ARD_LIMT7
DPLL_FREQ_H
ARD_LIMT6
DPLL_FREQ_H
ARD_LIMT5
DPLL_FREQ_H
ARD_LIMT4
DPLL_FREQ_H
ARD_LIMT3
DPLL_FREQ_H
ARD_LIMT2
DPLL_FREQ_H
ARD_LIMT1
DPLL_FREQ_H
ARD_LIMT0
765
4
3
2
1
0
DPLL_FREQ_H
ARD_LIMT15
DPLL_FREQ_H
ARD_LIMT14
DPLL_FREQ_H
ARD_LIMT13
DPLL_FREQ_H
ARD_LIMT12
DPLL_FREQ_H
ARD_LIMT11
DPLL_FREQ_H
ARD_LIMT10
DPLL_FREQ_H
ARD_LIMT9
DPLL_FREQ_H
ARD_LIMT8
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PDF描述
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