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參數(shù)資料
| 型號： | IDT82V3202NLG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 112/117頁 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN EBU SGL 68-VFQFPN |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 68-VFQFPN（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82V3202NLG8 |
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IDT82V3202
EBU WAN PLL
Programming Information
94
September 11, 2009
6.2.10
SYNCHRONIZATION CONFIGURATION REGISTERS
SYNC_MONITOR_CNFG - Sync Monitor Configuration
SYNC_PHASE_CNFG - Sync Phase Configuration
Address:7CH
Type: Read / Write
Default Value: 00101011
Bit
Name
Description
7
SYNC_BYPASS
This bit selects one frame sync input signal to synchronize the frame sync output signal.
0: EX_SYNC1 is selected. (default)
1: When the T0 selected input clock is IN1_CMOS, EX_SYNC1 is selected; when the T0 selected input clock is
IN2_CMOS, EX_SYNC2 is selected;when there is no T0 selected input clock, no frame sync input signal is selected.
6 - 4
SYNC_MON_LIMT[2:0]
These bits set the limit for the external sync alarm.
000: ±1 UI.
001: ±2 UI.
010: ±3 UI. (default)
011: ±4 UI.
100: ±5 UI.
101: ±6 UI.
110: ±7 UI.
111: ±8 UI.
3 - 0
-
These bits must be set to ‘1011’.
Address:7DH
Type: Read / Write
Default Value: XXXX0000
Bit
Name
Description
7 - 4
-
Reserved.
3 - 2
SYNC_PH2[1:0]
These bits set the sampling of EX_SYNC2 when EX_SYNC2 is enabled to synchronize the frame sync output signal. Nomi-
nally, the falling edge of EX_SYNC2 is aligned with the rising edge of the T0 selected input clock.
00: On target. (default)
01: 0.5 UI early.
10: 1 UI late.
11: 0.5 UI late.
1 - 0
SYNC_PH1[1:0]
These bits set the sampling of EX_SYNC1 when EX_SYNC1 is enabled to synchronize the frame sync output signal. Nomi-
nally, the falling edge of EX_SYNC1 is aligned with the rising edge of the T0 selected input clock.
00: On target. (default)
01: 0.5 UI early.
10: 1 UI late.
11: 0.5 UI late.
7
6
5
4
3210
SYNC_BYPASS
SYNC_MON_LIMT2
SYNC_MON_LIMT1
SYNC_MON_LIMT0
----
76543210
----
SYNC_PH21
SYNC_PH20
SYNC_PH11
SYNC_PH10
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