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參數(shù)資料
| 型號： | LH77790B |
| 廠商： | Sharp Corporation |
| 英文描述： | Embedded Microcontroller(32位嵌入式微控制器) |
| 中文描述： | 嵌入式微控制器（32位嵌入式微控制器） |
| 文件頁數(shù)： | 56/236頁 |
| 文件大?。?/td> | 865K |
| 代理商： | LH77790B |
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Memory & Peripheral Interface
LH77790B User
’
s Guide
5-22
DRAM
Normal Mode
C = AS + [(RAS + CAS + Precharge)
×
T]
×
RT
C:
AS:
RT:
Number of cycles to perform a memory access
Address setup cycle, 1 cycle
Number of registered transferred:
1 for normal loads and store (LDR, LDRB, STR, STRB)
1 - 16 for load an store multiple (LDM, STM).
Number of cycles row address is valid (RAS to CAS delay)
Number of cycles column address is valid
Precharge: RAS precharge time (an SRAM access can start during this time)
T:
Number of transfers needed per memory access (see Table 5-15).
RAS:
CAS:
NOTE:
*Decimal value (e.g. FCAS = 010
→
FCAS = 2.5) as defined in BCR6/BCR7.
Page Mode
Assuming no page crossing, the number of memory cycles depends on whether RAS is
active or not.
If RAS is not active,
If RAS is active,
C = AS + [Burst_CAS
×
T]
×
RT
C:
AS:
RAS:
First_CAS:
Burst _CAS: Number of cycles burst column address is valid
T:
Number of transfers needed per memory access (see Table 5-15).
RT:
Number of registered transferred:
1 for normal loads and store (LDR, LDRB, STR, STRB)
1 - 16 for load an store multiple (LDM, STM).
Number of cycles to perform a memory access
Address setup cycle, 1 cycle
Number of cycles row address is valid (RAS to CAS delay)
Number of cycles the first column address is valid
NOTE:
*Decimal values as defined in BCR6/BCR7.
Table 5-16. Normal Mode DRAM Cycle Parameters
AS
1
RAS
1
CAS
PRECHARGE
FCAS*
–
T
FCAS* +
See Table 5-15
Table 5-17. Page Mode DRAM Cycle Parameter
AS
RAS
FIRST_CAS
BURST_CAS
T
1
1
FCAS* +
BCAS* +
See Table 5-15
C =
×
–
[Burst_CAS
×
T]
×
(RT
–
1)
+
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PDF描述 |
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| LH79520N0M000B1,551 | 制造商:NXP Semiconductors 功能描述: |
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