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參數(shù)資料
| 型號(hào)： | MB90F562 |
| 廠(chǎng)商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 397/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90F562 |
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MB90560 series
CHAPTER 13 UART
373
G
Transmission Interrupt
When transmission data is transferred from the serial output data register (SODR0/1) to the
transfer shift register, the TDRE bit of the serial status register (SSR0/1) is set to “1”. When the
transmission interrupts have been enabled (SSR0/1: TIE=1), a transmission interrupt request is
generated to the interrupt controller.
I
UART Interrupts and EI2OS
Table 13.5.2
UART interrupts and EI2OS
: Provided with a function that detects a UART reception error and stops EI2OS
: Usable when interrupt causes that share the ICR13 and ICR14 or the interrupt vectors are not used
I
UART EI2OS Functions
UART has a circuit for operating EI2OS, which can be started up for either reception or
transmission interrupts.
G
For Reception
EI2OS can be used regardless of the status of other resources.
G
For Transmission
UART shares the interrupt registers (ICR13 and ICR14) with the UART reception interrupts.
Therefore, EI2OS can be started up only when no UART reception interrupts are used.
Interrupt cause
Interrupt
number
Interrupt control register
Vector table address
EI2OS
Register name
Address
Lower
Upper
Bank
UART1
reception interrupt
#37(25H)
ICR13
0000BDH
FFFF68H
FFFF69H
FFFF6AH
UART1
transmission
interrupt
#38(26H)
ICR13
0000BDH
FFFF64H
FFFF65H
FFFF66H
UART0
reception
interrupt
#39(27H)
ICR14
0000BEH
FFFF60H
FFFF61H
FFFF62H
UART0
transmission
interrupt
#40(28H)
ICR14
0000BEH
FFFF5CH
FFFF5DH
FFFF5EH
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