參數(shù)資料
型號(hào)： MB90F562
廠商： Fujitsu Limited
英文描述： Octal Bus Transceivers And Registers With 3-State Outputs 24-CDIP -55 to 125
中文描述： 16位微控制器
文件頁(yè)數(shù)： 398/581頁(yè)
文件大?。?/td> 3144K
代理商： MB90F562
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374
CHAPTER 13 UART
MB90560 series
13.5
13.5.1 Reception Interrupt Generation and Flag Set Timing
UART Interrupts
The following are the reception interrupt causes: completion of reception (SSR0/1:
RDRF) and occurrence of a reception error (SSR0/1: PE, ORE, or FRE).
I
Reception Interrupt Generation and Flag Set Timing
Receive data is stored in the serial input data register 1 (SIDR0/1) if a stop bit is detected (in
operation mode 0 or 1) or the last bit of data is detected (in operation mode 2) during reception.
If a reception error is detected, the error flags (SSR0/1: PE, ORE, and FRE) are set, then the
receive data flag (SSR0/1: RDRF) is set to “1”. If one of the error flags is “1” in each mode, the
SIDR0/1 register contains invalid data.
G
Operation Mode 0 (Asynchronous, Normal Mode)
The RDRF bit is set to “1” when a stop bit is detected. If a reception error is detected, the error
flags (PE, ORE, and FRE) are set.
G
Operation Mode 1 (Asynchronous, Multiprocessor Mode)
The RDRF bit is set to “1” when a stop bit is detected. If a reception error is detected, the error
flags (ORE and FRE) are set. Parity errors cannot be detected.
G
Operation Mode 2 (Synchronous, Normal Mode)
The RDRF bit is set when the last bit of receive data (D7) is detected. If a reception error is
detected, the error flag (ORE) is set. Parity and framing errors cannot be detected. The figure
below shows the reception operation and flag set timing.
Figure 13.5-1 Reception operation and flag set timing
G
Reception Interrupt Generation Timing
When the RDRF, PE, ORE, or FRE flag is set to “1” in the reception interrupt enable state
(SSR0/1: RIE=1), reception interrupt requests (#37 and #39) are generated.
PE, ORE, FRE*
Receive data
(operation mode 0)
Receive data
(operation mode 1)
Receive data
(operation mode 2)
*
: The PE flag cannot be used in mode 1.
The PE and PRE flags cannot be used in mode 2.
: Start bit
: Stop bit
A/D : Mode 2 (multiprocessor mode) address/data selection bit
ST
SP
RDRF
A reception interrupt occurs.
D0
D1
D6
D7
A/D
D5
D6
D7/P
SP
ST
D0
D1
SP
ST
D0
D1
D4
D5
D6
D7
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PDF描述
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