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參數(shù)資料
| 型號： | MC68EC040 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessors.(32位微處理器) |
| 中文描述： | 32位微處理器。（32位微處理器） |
| 文件頁數(shù)： | 109/442頁 |
| 文件大?。?/td> | 2582K |
| 代理商： | MC68EC040 |
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MOTOROLA
M68040 USER’S MANUAL
5-7
The TLNx signals can be used in high-performance systems to build an external snoop
filter with a duplicate set of cache tags. The TLNx signals and address bus provide a
direct indication of the state of the data caches and can be used to help maintain the
duplicate tag store. The TLNx pins do not indicate the correct TLN number when an
instruction cache burst fill occurs.
5.3.4 User-Programmable Attributes (UPA1, UPA0)
The UPAx signals are three-state outputs. If they match the logical address, the user-
programmable attribute bits in the address translation entry or the transparent translation
register determine the UPAx signal level. These signals are only for normal code, data,
and MOVE16 accesses. For all other accesses, including table search and cache line
push accesses, which may result from a normal access, the UPAx signals are zero. If the
transparent translation register and the memory management unit are disabled, the UPAx
signals are also zero. When the M68040 is not the bus master, these signals are set to a
high-impedance state.
5.3.5 Read/Write (R/
W
)
This bidirectional three-state signal defines the data transfer direction for the current bus
cycle. A high level indicates a read cycle, and a low level indicates a write cycle. The bus
snoop controller examines this signal when the processor is not the bus master.
5.3.6 Transfer Size (SIZ1, SIZ0)
These bidirectional three-state signals indicate the data size for the bus transfer. The bus
snoop controller examines this signal when the processor is not the bus master. Refer to
Section 7 Bus Operation
for more information on the encoding of these signals.
5.3.7 Lock (
LOCK
)
This three-state output indicates that the current transfer is part of a sequence of locked
transfers for a read-modify-write operation. The external arbiter can use
LOCK
to prevent
an alternate bus master from gaining control of the bus and accessing the same operand
between processor accesses for the locked sequence of transfers. Although
LOCK
indicates that the processor requests the bus be locked, the processor will give up the bus
if the external arbiter negates the
BG
signal. When the M68040 is not the bus master, the
LOCK
signal is set to a high-impedance state.
LOCK
drives high before three-stating.
Refer to
Section 7 Bus Operation
for information on locked transfers.
5.3.8 Lock End (
LOCKE
)
This three-state output indicates that the current transfer is the last in a sequence of
locked transfers for a read-modify-write operation. The external arbiter can use
LOCKE
to
support arbitration between unrelated locked transfer sequences while still maintaining the
indivisible nature of each read-modify-write operation. When the M68040 is not the bus
master, the
LOCKE
signal is set to a high-impedance state.
LOCKE
drives high before
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68EC040V | 32-Bit Microprocessors.(32位微處理器) |
| MC68LC040 | 32-Bit Microprocessors.(32位微處理器) |
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參數(shù)描述 |
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| MC68EC040FE20A | 功能描述:微處理器 - MPU 32B W/ CACHE RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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| MC68EC040FE25 | 制造商:Motorola Inc 功能描述: |
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