參數(shù)資料
型號： MD80C32U-30:D
廠商： ATMEL CORP
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER
文件頁數(shù)： 342/1262頁
文件大?。?/td> 3503K
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17
11028E–ATARM–22-Apr-13
SAM9G46
Internal SRAM A is the ARM926EJ-S Instruction TCM. The user can map this SRAM block
anywhere in the ARM926 instruction memory space using CP15 instructions and the TCR
configuration register located in the Chip Configuration User Interface. This SRAM block is
also accessible by the ARM926 Masters and by the AHB Masters through the AHB bus
Internal SRAM B is the ARM926EJ-S Data TCM. The user can map this SRAM block
anywhere in the ARM926 data memory space using CP15 instructions. This SRAM block is
also accessible by the ARM926 Data Master and by the AHB Masters through the AHB bus.
Internal SRAM C is only accessible by all the AHB Masters. After reset and until the Remap
Command is performed, this SRAM block is accessible through the AHB bus at address
0x0030 0000 by all the AHB Masters. After Remap, this SRAM block also becomes
accessible through the AHB bus at address 0x0 by the ARM926 Instruction and the ARM926
Data Masters.
Within the 64 Kbyte SRAM size available, the amount of memory assigned to each block is soft-
ware programmable according to Table 6-1.
6.2.3
Internal ROM
The SAM9G46 embeds an Internal ROM, which contains the boot ROM and SAM-BA program.
At any time, the ROM is mapped at address 0x0040 0000. It is also accessible at address 0x0
(BMS =1) after the reset and before the Remap Command.
6.3
I/O Drive Selection and Delay Control
6.3.1
I/O Drive Selection
The aim of this control is to adapt the signal drive to the frequency. Two bits allow the user to
select High or Low drive for memories data/address/ctrl signals.
Setting the bit [17], EBI_DRIVE, in the EBI_CSA register of the matrix allows to control the
drive of the EBI.
Setting the bit [18], DDR_DRIVE, in the EBI_CSA register of the matrix allows to control the
drive of the DDR.
6.3.2
Delay Control
To avoid the simultaneous switching of all the I/Os, a delay can be inserted on the different EBI,
DDR2 and PIO lines.
The control of these delays is the following:
DDRSDRC
Table 6-1.
ITCM and DTCM Memory Configuration
SRAM A ITCM size (KBytes)
seen at 0x100000 through AHB
SRAM B DTCM size (KBytes)
seen at 0x200000 through AHB
SRAM C (KBytes)
seen at 0x300000 through AHB
00
64
064
0
32
0
相關(guān)PDF資料
PDF描述
MC80C52XXX-20/883 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40
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IR80C52XXX-30SHXXX:RD 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CQCC44
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