參數(shù)資料
型號(hào)： MD80C32U-30:D
廠商： ATMEL CORP
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER
文件頁(yè)數(shù)： 426/1262頁(yè)
文件大小： 3503K
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245
11028E–ATARM–22-Apr-13
SAM9G46
Figure 22-10. SINGLE Write Access Followed By A Read Access, DDR2 -SDRAM Device
22.4.2
SDRAM Controller Read Cycle
The DDRSDRC allows burst access or single access in normal mode (mode =000). Whatever
access type, the DDRSDRC keeps track of the active row in each bank, thus maximizing perfor-
mance of the DDRSDRC.
The SDRAM devices are programmed with a burst length equal to 8 which determines the length
of a sequential data output by the read command that is set to 8. The latency from read com-
mand to data output is equal to 2 or 3. This value is programmed during the initialization phase
To initiate a single access, the DDRSDRC checks if the page access is already open. If
row/bank addresses match with the previous row/bank addresses, the controller generates a
read command. If the bank addresses are not identical or if bank addresses are identical but the
row addresses are not identical, the controller generates a precharge command, activates the
new row and initiates a read command. To comply with SDRAM timing parameters, additional
clock cycles are inserted between precharge/active (Trp) commands and active/read (Trcd)
command. After a read command, additional wait states are generated to comply with cas
latency. The DDRSDRC supports a cas latency of two, two and half, and three (2 or 3 clocks
delay). As the burst length is fixed to 8, in the case of single access or burst access inferior to 8
data requests, it has to stop the burst otherwise seven or X values could be read. Burst Stop
Command (BST) is used to stop output during a burst read.
To initiate a burst access, the DDRSDRC checks the transfer type signal. If the next accesses
are sequential read accesses, reading to the SDRAM device is carried out. If the next access is
a read non-sequential access, then an automatic page break can be inserted. If the bank
addresses are not identical or if bank addresses are identical but the row addresses are not
identical, the controller generates a precharge command, activates the new row and initiates a
read command. In the case where the page access is already open, a read command is
generated.
Row a
col a
NOP PRCHG NOP
ACT
NOP
WRITE
NOP
READ
NOP
0
Data masked
SDCLK
A[12:0]
COMMAND
BA[1:0]
DQS[1:0]
Da Db
Da
Db
D[15:0]
3
0
3
DM[1:0]
twtr
相關(guān)PDF資料
PDF描述
MC80C52XXX-20/883 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40
IC80C52CXXX-36D 8-BIT, MROM, 36 MHz, MICROCONTROLLER, CDIP40
IT80C52CXXX-L16:RD 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44
IR80C52XXX-30SHXXX:RD 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CQCC44
MC80C32E-36/883:D 8-BIT, 36 MHz, MICROCONTROLLER, CDIP40
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MD80C51 制造商:TEMIC 制造商全稱:TEMIC Semiconductors 功能描述:CMOS 0 to 44 MHz Single-Chip 8 Bit Microcontroller
MD80C51BH 制造商:ROCHESTER 制造商全稱:ROCHESTER 功能描述:CMOS SINGLE - CHIP 8-BIT MICROCOMPUTER 64K program Memory Space
MD80C51FB 制造商:Rochester Electronics LLC 功能描述:
MD80C86 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor
MD80C862 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR
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