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參數(shù)資料
| 型號： | MPC8240EC |
| 廠商： | Motorola, Inc. |
| 英文描述： | Integrated Processor Hardware Specifications |
| 中文描述： | 綜合處理器硬件規(guī)格 |
| 文件頁數(shù)： | 25/52頁 |
| 文件大?。?/td> | 1027K |
| 代理商： | MPC8240EC |
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MOTOROLA
MPC8240 Integrated Processor Hardware Specifications
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25
Electrical and Thermal Characteristics
1.4.2.7
IEEE 1149.1 (JTAG) AC Timing Specifications
Table 15 provides the JTAG AC timing specifications for the MPC8240 while in the JTAG operating mode.
Figure 19 shows the JTAG clock input timing diagram.
Figure 19. JTAG Clock Input Timing Diagram
Table 15. JTAG AC Timing Specification (Independent of PCI_SYNC_IN)
At recommended operating conditions (see Table 2) with LV
DD
= 3.3 V ± 0.3 V
Num
Characteristic
4
Min
Max
Unit
Notes
TCK frequency of operation
0
25
MHz
1
TCK cycle time
40
—
ns
2
TCK clock pulse width measured at 1.5 V
20
—
ns
3
TCK rise and fall times
0
3
ns
4
TRST setup time to TCK falling edge
10
—
ns
1
5
TRST assert time
10
—
ns
6
Input data setup time
5
—
ns
2
7
Input data hold time
15
—
ns
2
8
TCK to output data valid
0
30
ns
3
9
TCK to output high impedance
0
30
ns
3
10
TMS, TDI data setup time
5
—
ns
11
TMS, TDI data hold time
15
—
ns
12
TCK to TDO data valid
0
15
ns
13
TCK to TDO high impedance
0
15
ns
Notes:
1. TRST is an asynchronous signal. The setup time is for test purposes only.
2. Non-test (other than TDI and TMS) signal input timing with respect to TCK.
3. Non-test (other than TDO) signal output timing with respect to TCK.
4. Timings are independent of the system clock (PCI_SYNC_IN).
TCK
2
2
1
VM
VM
VM
3
3
VM = Midpoint Voltage
F
Freescale Semiconductor, Inc.
n
.
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