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參數(shù)資料
| 型號： | MSC8103VT1100F |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 59/104頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 16BIT 275MHZ 332-FCPBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | StarCore |
| 類型： | SC140 內(nèi)核 |
| 接口： | 通信處理器模塊（CPM） |
| 時鐘速率： | 275MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.60V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 332-BFBGA，F(xiàn)CPBGA |
| 供應(yīng)商設(shè)備封裝： | 332-FCBGA（17x17） |
| 包裝： | 托盤 |
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MSC8103 Network Digital Signal Processor, Rev. 12
2-18
Freescale Semiconductor
Physical and Electrical Specifications
2.6.5.2 DMA Data Transfers
Table 2-18 describes the DMA signal timing.
The DREQ
signal is synchronized with the falling edge of DLLIN. DONE timing is relative to the rising edge of DLLIN.
To achieve fast response, a synchronized peripheral should assert DREQ according to the timings in Table 2-18.
Figure 2-11 shows synchronous peripheral interaction.
2.6.6
HDI16 Signals
Table 2-18.
DMA Signals
Number
Characteristic
Minimum
Maximum
Units
72
DREQ set-up time before DLLIN falling edge
6
—
ns
73
DREQ hold time after DLLIN falling edge
0.5
—
ns
74
DONE set-up time before DLLIN rising edge
9
—
ns
75
DONE hold time after DLLIN rising edge
0.5
—
ns
76
DACK/DRACK/DONE delay after DLLIN rising edge
0.5
9
ns
Figure 2-11.
DMA Signals
Table 2-19.
Host Interface (HDI16) Timing1, 2
Number
Characteristics3
Expression
Value
Unit
44a
Read data strobe minimum assertion width4
HACK read minimum assertion width
(1.5
× TC) + 5.0
Note 11
ns
44b
Read data strobe minimum deassertion width4
HACK read minimum deassertion width
TC + 5.0
Note 11
ns
44c
Read data strobe minimum deassertion width4 after “Last Data Register”
reads5,6, or between two consecutive CVR, ICR, or ISR reads7
HACK minimum deassertion width after “Last Data Register” reads5,6
(2.5
× TC) + 5.0
Note 11
ns
45
Write data strobe minimum assertion width8
HACK write minimum assertion width
(1.5
× TC) + 5.0
Note 11
ns
46
Write data strobe minimum deassertion width8
HACK write minimum deassertion width after ICR, CVR and Data Register
writes5
(2.5
× TC) + 5.0
Note 11
ns
47
Host data input minimum set-up time before write data strobe deassertion8
Host data input minimum set-up time before HACK write deassertion
—
5.0
ns
DLLIN
DREQ
DONE Input
DACK/DONE/DRACK Outputs
73
72
74
75
76
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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