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參數(shù)資料
| 型號： | PM7390-BI |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 100/652頁 |
| 文件大小： | 3172K |
| 代理商： | PM7390-BI |
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Multi-Service Access Device For Channelized Interfaces
Telecom Standard Product Data Sheet
Production
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990823, Issue 4
100
The cells are written in with a single 32-bit data bus running off TFCLK and are read out at the
channel rate. Internal read and write pointers track the cells and indicate the fill status of the
Transmit FIFO. Separate read and write clock domains provide for separation of the physical
layer line timing from the System Link layer timing (TFCLK).
POS Transmit FIFO
The Transmit FIFO is responsible for holding packets provided through the Transmit System
Interface until they are transmitted. FIFO space can be allocated to different channels in blocks
of 16 bytes. The transmit FIFO holds a maximium of 768 blocks. For instance, if the S/UNI-
MACH48 is configured to carry one STS-12c and 36 STS-1 POS channels, the FIFO can allocate
space for 192 blocks for the STS-12c channel and 16 blocks for each of the 36 STS-1s. This
would fully utilize the entire FIFO storage space. The maximum value that can be allocated to
any single channel is 192 blocks.
Octets are written in with a single 32-bit data bus running off TFCLK and are read out with a
single 32-bit data bus or 4 8-bit data busses at the channel rate. Separate read and write clock
domains provide for separation of the physical layer line timing from the System Link layer
timing.
Internal read and write pointers track the insertion and removal of octets, and indicate the fill
status of the Transmit FIFO. These status indications are used to detect underrun and overrun
conditions, abort packets as appropriate on both System and Line sides, control flag insertion and
to generate the STPA and PTPA outputs.
11.28 ATM UTOPIA and Packet Over SONET POS-PHY System
Interfaces (RXPHY and TXPHY)
The S/UNI-MACH48 system interface can be configured for ATM or POS mode. When
configured for ATM applications, the system interface provides a 32-bit UTOPIA Level 3
compatible bus to allow the transfer of ATM cells between the ATM layer device and the S/UNI-
MACH48. When configured for POS applications, the system interface provides either a 32-bit
POS-PHY Level 3 compliant bus for the transfer of ATM cells and data packets between the link
layer device and the S/UNI-MACH48. The link layer device can implement various protocols,
including PPP and HDLC.
Receive UTOPIA Level 3 Interface
The UTOPIA Level 3 compliant interface accepts a read clock (RFCLK) and read enable signal
(RENB). The interface indicates the start of a cell (RSOC) when data is read from the receive
FIFO (using the rising edges of RFCLK). The RCA signal indicates when a cell is available for
transfer on the receive data bus RDAT[31:0]. The RPRTY signal reports the parity on the
RDAT[31:0] bus (selectable as odd or even parity). Read accesses while RCA is deasserted will
output invalid data.
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| PM73SH-100M-RC | 功能描述:固定電感器 10uH 20% RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
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| PM73SH-101M-RC | 功能描述:固定電感器 100uH 20% RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
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