參數(shù)資料
型號： PM7390-BI
英文描述： Telecommunication IC
中文描述： 通信集成電路
文件頁數(shù)： 599/652頁
文件大?。?/td> 3172K
代理商： PM7390-BI
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Multi-Service Access Device For Channelized Interfaces
Telecom Standard Product Data Sheet
Production
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990823, Issue 4
599
The TDPR can be used in a polled or interrupt driven mode for the transfer of data. In the polled
mode the processor controlling the TDPR must periodically read the TDPR Interrupt Status
register to determine when to write to the TDPR Transmit Data register. In the interrupt driven
mode, the processor controlling the TDPR uses the INTB output and the S/UNI-MACH48
Interrupt Service Routine (Section 14.24) to identify TDPR interrupts which determine when
writes can or must be done to the TDPR Transmit Data register.
Interrupt Driven Mode
The TDPR automatically transmits a packet once it is completely written into the TDPR FIFO.
The TDPR also begins transmission of bytes once the FIFO level exceeds the programmable
Upper Transmit Threshold. The CRC bit can be set to logic 1 so that the FCS is generated and
inserted at the end of a packet. The TDPR Lower Interrupt Threshold should be set to such a
value that sufficient warning of an underrun is given. The FULLE, LFILLE, OVRE, and UDRE
bits are all set to logic 1 so an interrupt on INTB is generated upon detection of a FIFO full state,
a FIFO depth below the lower limit threshold, a FIFO overrun, or a FIFO underrun. The
following procedure should be followed to transmit HDLC packets:
1. Wait for data to be transmitted. Once data is available to be transmitted, then go to step 2.
2. Write the data byte to the TDPR Transmit Data register.
3. If all bytes in the packet have been sent, then set the EOM bit in the TDPR Configuration
register to logic 1. Go to step 1.
4. If there are more bytes in the packet to be sent, then go to step 2.
While performing steps 1 to 4, the processor should monitor for interrupts generated by the
TDPR. When an interrupt is detected, the TDPR Interrupt Routine detailed in the following text
should be followed immediately.
The TDPR will force transmission of the packet information when the FIFO depth exceeds the
threshold programmed with the UTHR[6:0] bits in the TDPR Upper Transmit Threshold register.
Unless an error condition occurs, transmission will not stop until the last byte of all complete
packets is transmitted and the FIFO depth is at or below the threshold limit. The user should
watch the FULLI and LFILLI interrupts to prevent overruns and underruns.
TDPR Interrupt Routine
Upon assertion of INTB, the source of the interrupt must first be identified by using the Interrupt
Location procedure. Once the source of the interrupt has been identified as TDPR, then the
following procedure should be carried out:
1. Read the TDPR Interrupt Status register.
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PM73SH-101M 功能描述:固定電感器 100uH 20% RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm
PM73SH-101M-RC 功能描述:固定電感器 100uH 20% RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm
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