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參數(shù)資料
| 型號(hào)： | RIVA128ZX |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 128-BIT 3D MULTIMEDIA ACCELERATOR |
| 中文描述： | 128位3D多媒體加速器 |
| 文件頁(yè)數(shù)： | 31/85頁(yè) |
| 文件大小： | 609K |
| 代理商： | RIVA128ZX |
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128-BIT 3D MULTIMEDIA ACCELERATOR
RIVA128ZX
31/85
6.1
Two extra address lines are required to support 8MByte SDRAMcompared with those needed for 4MByte
SGRAM on RIVA 128. These are the A10 signal which was defined on the RIVA 128 pinout for future ex-
pansion and the SDRAM’s internal bank select address bit (BA signal). To provide this extra signal the
RIVA128ZX
FBCS[1]#
pin is internally redefined to be the SDRAM BA/A11 signal.
Since the RIVA128ZX supports a maximum addressable memory of 8MBytes, SDRAM support is only al-
lowed with a64-bit data bus. Figure28 shows an example SDRAMmemory configuration for RIVA128ZX.
Note this figure attempts to scramble the bytes and data bits within bytes to simplify board layout, but this
will depend on how the board components are placed in the layout.
SDRAM INTERFACE
Figure 28.
8MByte SDRAM configuration using 16Mbit devices
FBD[127:0]
FBD[7:0]
FBDQM[3]#
FBDQM[0]#
FBDQM[5]#
FBDQM[6]#
FBDQM[1]#
FBDQM[2]#
FBDQM[4]#
FBDQM[7]#
FBCS[0]#
FBCLK1
FBCS[0]#
FBCLK0
FBCS[0]#
FBCLK1
FBCS[0]#
FBCLK0
F
F
F
F
F
1M
×
16
SDRAM
F
B
A
R
C
W
C
DQML
DQMH
CS
CLK
1M
×
16
SDRAM
B
A
R
C
W
C
DQML
DQMH
CS
CLK
1M
×
16
SDRAM
B
A
R
C
W
C
DQML
DQMH
CS
CLK
1M
×
16
SDRAM
B
A
R
C
W
C
DQML
DQMH
CS
CLK
F
F
F
F
F
F
FBD[31:24]
FBD[23:16]
FBD[15:8]
FBD[55:48]
FBD[47:40]
FBD[56:63]
FBD[32:39]
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